Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイド

ID 683426
日付 8/23/2021
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ドキュメント目次

6.1. クロックおよびリセット信号

LL Ethernet 10G MAC Intel® FPGA IPコアは、複数のクロックドメインで動作します。さまざまなソースを使用してクロックを駆動し、ドメインをリセットできます。各信号の説明で指定されているものと同じクロックソースを使用することもできます。

表 35.  クロックおよびリセット信号
信号 動作モード 入力/出力 説明
tx_312_5_clk 10G、1G/10G、1G/2.5G/10G、10M/100M/1G/2.5G/5G/10G (USXGMII)、10M/100M/1G/10G、10M/100M/1G/2.5G/10G 入力 1 Enable 10GBASE-R register modeがディスエーブルになっている場合の、MAC TXデータパス用の312.5 MHzクロックです。このクロックと rx_312_5_clk には同じクロックソースを使用できます。
tx_xcvr_clk 10G 入力 1 Enable 10GBASE-R register modeがイネーブルになっている場合の、MAC TXデータパス用の322.265625 MHzクロックです。
tx_156_25_clk 10G、1G/10G、1G/2.5G/10G、10M/100M/1G/2.5G/5G/10G (USXGMII)、10M/100M/1G/10G、10M/100M/1G/2.5G/10G 入力 1

Avalon® ストリーミングTXデータ・インターフェイスまたはXGMII上で、64ビットのEthernet 10G MACとの互換性を維持することを選択した場合の、MAC TXデータパス用の156.25 MHzクロックです。この機能は、Enable 10GBASE-R register modeがイネーブルになっている場合は使用不可です。

インテルでは、このクロックと tx_312_5_clk が同じクロックソースを共有することをお勧めします。このクロックは、tx_312_5_clk と同期している必要があります。それらの立ち上がりエッジは整列している必要があり、0 ppmおよび位相シフトを備えていなければなりません。

1G/2.5G、10M/100M/1G/2.5G 入力 1 Avalon® ストリーミングTXデータ・インターフェイス用の156.25 MHzクロックです。
tx_rst_n すべて 入力 1

MAC TXデータパス用の tx_312_5_clk クロックドメイン内でのアクティブLow非同期リセットです。

リセット要件については、関連リンクを参照してください。

rx_312_5_clk 10G、1G/10G、1G/2.5G/10G、10M/100M/1G/2.5G/5G/10G (USXGMII)、10M/100M/1G/10G、10M/100M/1G/2.5G/10G 入力 1 Enable 10GBASE-R register modeがディスエーブルになっている場合の、MAC RXデータパス用の312.5 MHzクロックです。このクロックと tx_312_5_clk には同じクロックソースを使用できます。
rx_xcvr_clk 10G 入力 1 Enable 10GBASE-R register modeがイネーブルになっている場合の、MAC RXデータパス用の322.265625 MHzクロックです。
rx_156_25_clk 10G、1G/10G、1G/2.5G/10G、10M/100M/1G/2.5G/5G/10G (USXGMII)、10M/100M/1G/10G、10M/100M/1G/2.5G/10G 入力 1

Avalon® ストリーミングRXデータ・インターフェイスまたはXGMII上で、64ビットのEthernet 10G MACとの互換性を維持することを選択した場合の、MAC RXデータパス用の156.25 MHzクロックです。この機能は、Enable 10GBASE-R register modeがイネーブルになっている場合は使用不可です。

インテルでは、このクロックと rx_312_5_clk に同じクロックソースを使用することをお勧めします。このクロックは、rx_312_5_clk と同期している必要があります。それらの立ち上がりエッジは整列している必要があり、0 ppmおよび位相シフトを備えていなければなりません。

1G/2.5G、10M/100M/1G/2.5G 入力 1 Avalon® ストリーミングRXデータ・インターフェイス用の156.25 MHzクロックです。
rx_rst_n すべて 入力 1

MAC RXデータパス用の rx_312_5_clk クロックドメイン内でのアクティブLowリセットです。

リセット要件については、関連リンクを参照してください。

csr_clk 10G、1G/10G、1G/2.5G/10G、10M/100M/1G/2.5G/5G/10G (USXGMII)、10M/100M/1G/10G、10M/100M/1G/2.5G/10G 入力 1 Avalon® メモリーマップド制御およびステータス・インターフェイス。インテルでは、このクロックを125から156.25 MHz内で動作させることをお勧めします。周波数が低いと、特にレジスターベースの統計情報カウンターを使用している場合に、統計情報が不正確になる可能性があります。
1G/2.5G、10M/100M/1G/2.5G 入力 1 Avalon® メモリーマップド制御およびステータス・インターフェイス用の125 MHzクロックです。
csr_rst_n すべて 入力 1

csr_clk ドメイン用のアクティブLow非同期リセット信号。この信号は、MAC IPコアのグローバルリセットとして機能します。

リセット要件については、関連リンクを参照してください。