Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイド

ダウンロード PDF
ID 683426
日付 8/23/2021
Public
ドキュメント目次
ドキュメント目次 x
1. LL Ethernet 10G MACについて 2. はじめに 3. LL Ethernet 10G MAC Intel® FPGA IPのデザイン例 4. 機能の説明 5. コンフィグレーション・レジスター 6. インターフェイス信号 7. Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイド・アーカイブ 8. Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイドの改訂履歴
1. LL Ethernet 10G MACについて x
1.1. 機能 1.2. リリース情報 1.3. LL Ethernet 10G MACの動作モード 1.4. デバイスファミリーのサポート 1.5. パフォーマンスとリソース使用率
1.1. 機能 x
1.1.1. LL Ethernet 10G MACと従来の10Gbps Ethernet MAC
1.5. パフォーマンスとリソース使用率 x
1.5.1. リソース利用率 1.5.2. TXとRXレイテンシー
2. はじめに x
2.1. インテルFPGA IPコアの紹介 2.2. Intel® FPGA IPコアのインストールとライセンス取得 2.3. IPコアのパラメーターとオプションの指定 ( インテル® Quartus® Primeプロ・エディション) 2.4. IPコア生成の出力 (インテルQuartus Primeプロ・エディション) 2.5. インテルIPコア用に生成されるファイル (従来のパラメーター・エディター) 2.6. インテルFPGA IPコアのシミュレーション 2.7. デザイン階層と一致するSignal Tapデバッグファイルの作成 2.8. LL Ethernet 10G MAC Intel® FPGA IPコアのパラメーター設定 2.9. LL Ethernet 10G MAC Intel® FPGA IPコアのアップグレード 2.10. LL Ethernet 10G MAC Intel® FPGA IPコアのデザインの考慮事項
2.10. LL Ethernet 10G MAC Intel® FPGA IPコアのデザインの考慮事項 x
2.10.1. 従来のEthernet 10G MACからLL Ethernet 10G MACへの移行 2.10.2. タイミング制約 2.10.3. PLLクロックのジッター
2.10.1. 従来のEthernet 10G MACからLL Ethernet 10G MACへの移行 x
2.10.1.1. 移行 - Avalon Streamingインターフェイス上の32ビットのデータパス 2.10.1.2. 移行 - Avalon Streamingインターフェイス上の64ビットの維持
2.10.2. タイミング制約 x
2.10.2.1. 疑似静的CSRフィールド 2.10.2.2. クロッククロッサー 2.10.2.3. デュアルクロックFIFO
3. LL Ethernet 10G MAC Intel® FPGA IPのデザイン例 x
3.1. インテル® Stratix® 10デバイスのLL Ethernet 10G MAC Intel® FPGA IPのデザイン例 3.2. インテル® Arria® 10デバイスのLL Ethernet 10G MAC Intel® FPGA IPのデザイン例 3.3. インテル® Cyclone® 10 GXデバイスのLL Ethernet 10G MAC Intel® FPGA IPのデザイン例
4. 機能の説明 x
4.1. アーキテクチャー 4.2. インターフェイス 4.3. フレームタイプ 4.4. TXデータパス 4.5. RXデータパス 4.6. フロー制御 4.7. リセットの要件 4.8. サポートされているPHY 4.9. XGMIIエラー処理 (リンク障害) 4.10. IEEE 1588v2
4.4. TXデータパス x
4.4.1. バイト挿入のパディング 4.4.2. アドレスの挿入 4.4.3. CRC-32の挿入 4.4.4. XGMIIのカプセル化 4.4.5. パケット間ギャップの生成と挿入 4.4.6. XGMIIの送信 4.4.7. 単方向機能 4.4.8. TXのタイミング図
4.5. RXデータパス x
4.5.1. XGMIIのカプセル化 4.5.2. CRCのチェック 4.5.3. アドレスチェック 4.5.4. フレームタイプのチェック 4.5.5. 長さのチェック 4.5.6. CRCとパディングバイトの削除 4.5.7. オーバーフロー処理 4.5.8. RXのタイミング図
4.5.5. 長さのチェック x
4.5.5.1. フレーム長 4.5.5.2. ペイロード長
4.6. フロー制御 x
4.6.1. IEEE 802.3フロー制御 4.6.2. 優先順位ベースのフロー制御
4.6.1. IEEE 802.3フロー制御 x
4.6.1.1. 一時停止フレームの受信 4.6.1.2. 一時停止フレームの送信
4.6.2. 優先順位ベースのフロー制御 x
4.6.2.1. PFCフレームの受信 4.6.2.2. PFCフレームの送信
4.8. サポートされているPHY x
4.8.1. 10GBASE-Rレジスターモード
4.10. IEEE 1588v2 x
4.10.1. アーキテクチャー 4.10.2. TXデータパス 4.10.3. RXデータパス 4.10.4. フレーム形式
4.10.4. フレーム形式 x
4.10.4.1. IEEE 802.3のPTPパケット 4.10.4.2. UDP/IPv4を経由したPTPパケット 4.10.4.3. UDP/IPv6を経由したPTPパケット
5. コンフィグレーション・レジスター x
5.1. レジスターマップ 5.2. レジスターアクセスの定義 5.3. プライマリーMACアドレス 5.4. MAC Reset Controlレジスター 5.5. TX Configuration and Statusレジスター 5.6. Flow Controlレジスター 5.7. Unidirectional Controlレジスター 5.8. RX Configuration and Statusレジスター 5.9. Timestampレジスター 5.10. ECCレジスター 5.11. Statisticsレジスター
5.1. レジスターマップ x
5.1.1. 10Gbps Ethernet MACレジスターからLL Ethernet 10G MACレジスターへのマッピング
5.9. Timestampレジスター x
5.9.1. タイミング調整の計算
6. インターフェイス信号 x
6.1. クロックおよびリセット信号 6.2. 速度選択信号 6.3. エラー訂正信号 6.4. 単方向信号 6.5. Avalon® Memory-Mappedインターフェイスのプログラミング信号 6.6. Avalon® ストリーミングのデータ・インターフェイス 6.7. Avalon® ストリーミング・フロー制御信号 6.8. Avalon® ストリーミング・ステータス・インターフェイス 6.9. PHY側インターフェイス 6.10. IEEE 1588v2インターフェイス
6.6. Avalon® ストリーミングのデータ・インターフェイス x
6.6.1. Avalon® ストリーミングTXデータ・インターフェイスの信号 6.6.2. Avalon® ストリーミングRXデータ・インターフェイスの信号 6.6.3. Avalon® ストリーミング・データ・インターフェイスのクロック
6.8. Avalon® ストリーミング・ステータス・インターフェイス x
6.8.1. Avalon® ストリーミング・インターフェイスのTXステータス信号 6.8.2. Avalon® ストリーミングのRXステータス信号
6.9. PHY側インターフェイス x
6.9.1. XGMII TX信号 6.9.2. XGMII RX信号 6.9.3. GMII TX信号 6.9.4. GMII RX信号 6.9.5. MII TX信号 6.9.6. MII RX信号
6.10. IEEE 1588v2インターフェイス x
6.10.1. IEEE 1588v2 Egress TX信号 6.10.2. IEEE 1588v2 Ingress RX信号 6.10.3. IEEE 1588v2インターフェイスのクロック
1. LL Ethernet 10G MACについて
2. はじめに
3. LL Ethernet 10G MAC Intel® FPGA IPのデザイン例
4. 機能の説明
5. コンフィグレーション・レジスター
6. インターフェイス信号
7. Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイド・アーカイブ
8. Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイドの改訂履歴

6.8.1. Avalon® ストリーミング・インターフェイスのTXステータス信号

表 44.   Avalon® ストリーミング・インターフェイスのTXステータス信号
信号 入力/出力 幅 説明
avalon_st_txstatus_valid 出力 1

アサートされると、この信号は avalon_st_txstatus_data[] 信号および avalon_st_txstatus_error[] 信号を限定します。

avalon_st_txstatus_data[] 出力 40

TXフレームに関する情報が含まれています。

  • ビット0から15: ペイロード長
  • ビット16から31: パケット長
  • ビット32: 1に設定すると、スタックVLANフレームを示します。MACがスタックVLANフレーム (tx_vlan_detection[0] = 1) を検出しないようにコンフィグレーションされている場合は、このビットを無視します。
  • ビット33: 1に設定すると、VLANフレームを示します。MACがVLANフレーム (tx_vlan_detection[0] = 1) を検出しないようにコンフィグレーションされている場合は、このビットを無視します。
  • ビット34: 1に設定すると、制御フレームを示します。
  • ビット35: 1に設定すると、一時停止フレームを示します。
  • ビット36: 1に設定すると、ブロードキャスト・フレームを示します。
  • ビット37: 1に設定すると、マルチキャスト・フレームを示します。
  • ビット38: 1に設定すると、ユニキャスト・フレームを示します。
  • ビット39 : 1に設定すると、PFCフレームを示します。

このステータス信号は、TXフレームが有効な場合にのみ有効です。例えば、一時停止フレームがオーバーサイズである場合、ビット35はアサートされません。
avalon_st_txstatus_error[] 出力 7

1に設定すると、それぞれのビットはTXフレームで次のエラータイプを示します。

  • ビット0 - アンダーサイズ・フレーム
  • ビット1 - オーバーサイズ・フレーム
  • ビット2: ペイロード長エラー
  • ビット3: 未使用
  • ビット4: アンダーフロー
  • ビット5: クライアントからの avalon_st_tx_error 入力信号がアサートされます。
  • ビット6: 未使用

オーバーフローが発生した場合、エラーステータスは無効です。
avalon_st_tx_pfc_status_valid 出力 1

アサートされると、この信号は avalon_st_tx_pfc_status_data[] 信号を限定します。この信号は、10G動作モードにのみ適用されます。

avalon_st_tx_pfc_status_data[] 出力 n

(4 - 16)

n = 2 × Number of PFC queues パラメーター。

1に設定すると、それぞれのビットはリモートパートナーへのフロー制御要求を示します。以下に例を示します。

  • ビット0: プライオリティー・キュー0のXON要求
  • ビット1: プライオリティー・キュー0のXOFF要求
  • ビット2: プライオリティー・キュー1のXON要求
  • ビット3: プライオリティー・キュー1のXOFF要求
  • ビット4: プライオリティー・キュー2のXON要求
  • ビット5: プライオリティー・キュー2のXOFF要求

ビットのペア (例: ビット0とビット1、ビット3とビット4など) が0に設定されている場合、それぞれのビットはフロー制御フレームが送信されていないことを示します。

この信号は、10G動作モードにのみ適用されます。
関連情報
レベル 2 の表題