Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイド

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ID 683426
日付 8/23/2021
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ドキュメント目次
ドキュメント目次 x
1. LL Ethernet 10G MACについて 2. はじめに 3. LL Ethernet 10G MAC Intel® FPGA IPのデザイン例 4. 機能の説明 5. コンフィグレーション・レジスター 6. インターフェイス信号 7. Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイド・アーカイブ 8. Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイドの改訂履歴
1. LL Ethernet 10G MACについて x
1.1. 機能 1.2. リリース情報 1.3. LL Ethernet 10G MACの動作モード 1.4. デバイスファミリーのサポート 1.5. パフォーマンスとリソース使用率
1.1. 機能 x
1.1.1. LL Ethernet 10G MACと従来の10Gbps Ethernet MAC
1.5. パフォーマンスとリソース使用率 x
1.5.1. リソース利用率 1.5.2. TXとRXレイテンシー
2. はじめに x
2.1. インテルFPGA IPコアの紹介 2.2. Intel® FPGA IPコアのインストールとライセンス取得 2.3. IPコアのパラメーターとオプションの指定 ( インテル® Quartus® Primeプロ・エディション) 2.4. IPコア生成の出力 (インテルQuartus Primeプロ・エディション) 2.5. インテルIPコア用に生成されるファイル (従来のパラメーター・エディター) 2.6. インテルFPGA IPコアのシミュレーション 2.7. デザイン階層と一致するSignal Tapデバッグファイルの作成 2.8. LL Ethernet 10G MAC Intel® FPGA IPコアのパラメーター設定 2.9. LL Ethernet 10G MAC Intel® FPGA IPコアのアップグレード 2.10. LL Ethernet 10G MAC Intel® FPGA IPコアのデザインの考慮事項
2.10. LL Ethernet 10G MAC Intel® FPGA IPコアのデザインの考慮事項 x
2.10.1. 従来のEthernet 10G MACからLL Ethernet 10G MACへの移行 2.10.2. タイミング制約 2.10.3. PLLクロックのジッター
2.10.1. 従来のEthernet 10G MACからLL Ethernet 10G MACへの移行 x
2.10.1.1. 移行 - Avalon Streamingインターフェイス上の32ビットのデータパス 2.10.1.2. 移行 - Avalon Streamingインターフェイス上の64ビットの維持
2.10.2. タイミング制約 x
2.10.2.1. 疑似静的CSRフィールド 2.10.2.2. クロッククロッサー 2.10.2.3. デュアルクロックFIFO
3. LL Ethernet 10G MAC Intel® FPGA IPのデザイン例 x
3.1. インテル® Stratix® 10デバイスのLL Ethernet 10G MAC Intel® FPGA IPのデザイン例 3.2. インテル® Arria® 10デバイスのLL Ethernet 10G MAC Intel® FPGA IPのデザイン例 3.3. インテル® Cyclone® 10 GXデバイスのLL Ethernet 10G MAC Intel® FPGA IPのデザイン例
4. 機能の説明 x
4.1. アーキテクチャー 4.2. インターフェイス 4.3. フレームタイプ 4.4. TXデータパス 4.5. RXデータパス 4.6. フロー制御 4.7. リセットの要件 4.8. サポートされているPHY 4.9. XGMIIエラー処理 (リンク障害) 4.10. IEEE 1588v2
4.4. TXデータパス x
4.4.1. バイト挿入のパディング 4.4.2. アドレスの挿入 4.4.3. CRC-32の挿入 4.4.4. XGMIIのカプセル化 4.4.5. パケット間ギャップの生成と挿入 4.4.6. XGMIIの送信 4.4.7. 単方向機能 4.4.8. TXのタイミング図
4.5. RXデータパス x
4.5.1. XGMIIのカプセル化 4.5.2. CRCのチェック 4.5.3. アドレスチェック 4.5.4. フレームタイプのチェック 4.5.5. 長さのチェック 4.5.6. CRCとパディングバイトの削除 4.5.7. オーバーフロー処理 4.5.8. RXのタイミング図
4.5.5. 長さのチェック x
4.5.5.1. フレーム長 4.5.5.2. ペイロード長
4.6. フロー制御 x
4.6.1. IEEE 802.3フロー制御 4.6.2. 優先順位ベースのフロー制御
4.6.1. IEEE 802.3フロー制御 x
4.6.1.1. 一時停止フレームの受信 4.6.1.2. 一時停止フレームの送信
4.6.2. 優先順位ベースのフロー制御 x
4.6.2.1. PFCフレームの受信 4.6.2.2. PFCフレームの送信
4.8. サポートされているPHY x
4.8.1. 10GBASE-Rレジスターモード
4.10. IEEE 1588v2 x
4.10.1. アーキテクチャー 4.10.2. TXデータパス 4.10.3. RXデータパス 4.10.4. フレーム形式
4.10.4. フレーム形式 x
4.10.4.1. IEEE 802.3のPTPパケット 4.10.4.2. UDP/IPv4を経由したPTPパケット 4.10.4.3. UDP/IPv6を経由したPTPパケット
5. コンフィグレーション・レジスター x
5.1. レジスターマップ 5.2. レジスターアクセスの定義 5.3. プライマリーMACアドレス 5.4. MAC Reset Controlレジスター 5.5. TX Configuration and Statusレジスター 5.6. Flow Controlレジスター 5.7. Unidirectional Controlレジスター 5.8. RX Configuration and Statusレジスター 5.9. Timestampレジスター 5.10. ECCレジスター 5.11. Statisticsレジスター
5.1. レジスターマップ x
5.1.1. 10Gbps Ethernet MACレジスターからLL Ethernet 10G MACレジスターへのマッピング
5.9. Timestampレジスター x
5.9.1. タイミング調整の計算
6. インターフェイス信号 x
6.1. クロックおよびリセット信号 6.2. 速度選択信号 6.3. エラー訂正信号 6.4. 単方向信号 6.5. Avalon® Memory-Mappedインターフェイスのプログラミング信号 6.6. Avalon® ストリーミングのデータ・インターフェイス 6.7. Avalon® ストリーミング・フロー制御信号 6.8. Avalon® ストリーミング・ステータス・インターフェイス 6.9. PHY側インターフェイス 6.10. IEEE 1588v2インターフェイス
6.6. Avalon® ストリーミングのデータ・インターフェイス x
6.6.1. Avalon® ストリーミングTXデータ・インターフェイスの信号 6.6.2. Avalon® ストリーミングRXデータ・インターフェイスの信号 6.6.3. Avalon® ストリーミング・データ・インターフェイスのクロック
6.8. Avalon® ストリーミング・ステータス・インターフェイス x
6.8.1. Avalon® ストリーミング・インターフェイスのTXステータス信号 6.8.2. Avalon® ストリーミングのRXステータス信号
6.9. PHY側インターフェイス x
6.9.1. XGMII TX信号 6.9.2. XGMII RX信号 6.9.3. GMII TX信号 6.9.4. GMII RX信号 6.9.5. MII TX信号 6.9.6. MII RX信号
6.10. IEEE 1588v2インターフェイス x
6.10.1. IEEE 1588v2 Egress TX信号 6.10.2. IEEE 1588v2 Ingress RX信号 6.10.3. IEEE 1588v2インターフェイスのクロック
1. LL Ethernet 10G MACについて
2. はじめに
3. LL Ethernet 10G MAC Intel® FPGA IPのデザイン例
4. 機能の説明
5. コンフィグレーション・レジスター
6. インターフェイス信号
7. Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイド・アーカイブ
8. Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイドの改訂履歴

4.10.2. TXデータパス

IEEE 1588v2機能は、TXデータパスでの1ステップおよび2ステップのクロック同期をサポートしています。

  • 1ステップのクロック同期の場合、
    • タイムスタンプの挿入は、PTPデバイスとメッセージタイプによって異なります。
    • MAC機能はPTPパケットにタイムスタンプを挿入します。これは、クライアントがTimestampフィールドオフセットを指定し、Timestamp Insert Requestをアサートした場合に行われます。
    • PTPデバイスとメッセージタイプに応じて、MAC機能はPTPパケットの訂正フィールドの滞留時間を更新します。これは、クライアントが tx_etstamp_ins_ctrl_residence_time_update およびCorrection Field Updateをアサートした場合に行われます。滞留時間とは、egressタイムスタンプとingressタイムスタンプの差です。
    • UDP/IPv6プロトコルを使用してカプセル化されたPTPパケットの場合、MAC機能はPTPパケットの拡張バイトを使用してUDPチェックサム訂正を実行します。
    • MAC機能は、タイムスタンプまたは訂正フィールドが更新されるたびに、CRC-32を再計算してPTPパケットに再挿入します。これは、tx_crc_control[1] レジスタービットを使用し、CRC挿入がディスエーブルになっている場合でも行われます。
    • サポートされているタイムスタンプの形式には、1588v1と1588v2が含まれます。
    • クライアントが tx_egress_p2p_update をアサートすると、MAC機能は tx_egress_p2p_val[45:0] をPTPパケットの訂正フィールドに更新します。
    • クライアントが tx_egress_asymmetry_update をアサートすると、MAC機能は非対称値をPTPパケットの訂正フィールドに更新します。非対称値は、コンフィグレーション・レジスターから取得されます。
  • 2ステップのクロック同期の場合、クライアントが tx_egress_timestamp_request_valid をアサートすると、MAC機能はすべてのTXフレームのタイムスタンプと関連するフィンガープリントを返します。

次の表は、異なるPTPクロックでのさまざまなPTPメッセージのタイムスタンプと訂正フィールドの挿入をまとめたものです。

表 19.  1ステップのクロック同期におけるタイムスタンプと訂正の挿入
PTPメッセージ 通常のクロック 境界クロック E2Eトランスペアレント・クロック P2Pトランスペアレント・クロック
タイムスタンプの挿入 訂正の挿入 タイムスタンプの挿入 訂正の挿入 タイムスタンプの挿入 訂正の挿入 タイムスタンプの挿入 訂正の挿入
Sync あり 5 なし あり5 なし なし あり 6 なし あり 6
Delay_Req なし なし なし なし なし あり 6 なし なし
Pdelay_Req なし なし なし なし なし あり 6 なし なし
Pdelay_Resp なし あり 5 6 なし あり 5 6 なし あり 6 なし あり 5 6
Delay_Resp なし なし なし なし なし なし なし なし
Follow_Up なし なし なし なし なし なし なし なし
Pdelay_Resp_

Follow_Up

なし なし なし なし なし なし なし なし
Announce なし なし なし なし なし なし なし なし
Signaling なし なし なし なし なし なし なし なし
Management なし なし なし なし なし なし なし なし
5 PTPパケットの flagField の2ステップフラグが0の場合にのみ適用されます。
6 tx_etstamp_ins_ctrl_residence_time_update 信号をアサートする場合に適用されます。
レベル 2 の表題