Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイド

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ID 683426
日付 8/23/2021
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ドキュメント目次
ドキュメント目次 x
1. LL Ethernet 10G MACについて 2. はじめに 3. LL Ethernet 10G MAC Intel® FPGA IPのデザイン例 4. 機能の説明 5. コンフィグレーション・レジスター 6. インターフェイス信号 7. Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイド・アーカイブ 8. Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイドの改訂履歴
1. LL Ethernet 10G MACについて x
1.1. 機能 1.2. リリース情報 1.3. LL Ethernet 10G MACの動作モード 1.4. デバイスファミリーのサポート 1.5. パフォーマンスとリソース使用率
1.1. 機能 x
1.1.1. LL Ethernet 10G MACと従来の10Gbps Ethernet MAC
1.5. パフォーマンスとリソース使用率 x
1.5.1. リソース利用率 1.5.2. TXとRXレイテンシー
2. はじめに x
2.1. インテルFPGA IPコアの紹介 2.2. Intel® FPGA IPコアのインストールとライセンス取得 2.3. IPコアのパラメーターとオプションの指定 ( インテル® Quartus® Primeプロ・エディション) 2.4. IPコア生成の出力 (インテルQuartus Primeプロ・エディション) 2.5. インテルIPコア用に生成されるファイル (従来のパラメーター・エディター) 2.6. インテルFPGA IPコアのシミュレーション 2.7. デザイン階層と一致するSignal Tapデバッグファイルの作成 2.8. LL Ethernet 10G MAC Intel® FPGA IPコアのパラメーター設定 2.9. LL Ethernet 10G MAC Intel® FPGA IPコアのアップグレード 2.10. LL Ethernet 10G MAC Intel® FPGA IPコアのデザインの考慮事項
2.10. LL Ethernet 10G MAC Intel® FPGA IPコアのデザインの考慮事項 x
2.10.1. 従来のEthernet 10G MACからLL Ethernet 10G MACへの移行 2.10.2. タイミング制約 2.10.3. PLLクロックのジッター
2.10.1. 従来のEthernet 10G MACからLL Ethernet 10G MACへの移行 x
2.10.1.1. 移行 - Avalon Streamingインターフェイス上の32ビットのデータパス 2.10.1.2. 移行 - Avalon Streamingインターフェイス上の64ビットの維持
2.10.2. タイミング制約 x
2.10.2.1. 疑似静的CSRフィールド 2.10.2.2. クロッククロッサー 2.10.2.3. デュアルクロックFIFO
3. LL Ethernet 10G MAC Intel® FPGA IPのデザイン例 x
3.1. インテル® Stratix® 10デバイスのLL Ethernet 10G MAC Intel® FPGA IPのデザイン例 3.2. インテル® Arria® 10デバイスのLL Ethernet 10G MAC Intel® FPGA IPのデザイン例 3.3. インテル® Cyclone® 10 GXデバイスのLL Ethernet 10G MAC Intel® FPGA IPのデザイン例
4. 機能の説明 x
4.1. アーキテクチャー 4.2. インターフェイス 4.3. フレームタイプ 4.4. TXデータパス 4.5. RXデータパス 4.6. フロー制御 4.7. リセットの要件 4.8. サポートされているPHY 4.9. XGMIIエラー処理 (リンク障害) 4.10. IEEE 1588v2
4.4. TXデータパス x
4.4.1. バイト挿入のパディング 4.4.2. アドレスの挿入 4.4.3. CRC-32の挿入 4.4.4. XGMIIのカプセル化 4.4.5. パケット間ギャップの生成と挿入 4.4.6. XGMIIの送信 4.4.7. 単方向機能 4.4.8. TXのタイミング図
4.5. RXデータパス x
4.5.1. XGMIIのカプセル化 4.5.2. CRCのチェック 4.5.3. アドレスチェック 4.5.4. フレームタイプのチェック 4.5.5. 長さのチェック 4.5.6. CRCとパディングバイトの削除 4.5.7. オーバーフロー処理 4.5.8. RXのタイミング図
4.5.5. 長さのチェック x
4.5.5.1. フレーム長 4.5.5.2. ペイロード長
4.6. フロー制御 x
4.6.1. IEEE 802.3フロー制御 4.6.2. 優先順位ベースのフロー制御
4.6.1. IEEE 802.3フロー制御 x
4.6.1.1. 一時停止フレームの受信 4.6.1.2. 一時停止フレームの送信
4.6.2. 優先順位ベースのフロー制御 x
4.6.2.1. PFCフレームの受信 4.6.2.2. PFCフレームの送信
4.8. サポートされているPHY x
4.8.1. 10GBASE-Rレジスターモード
4.10. IEEE 1588v2 x
4.10.1. アーキテクチャー 4.10.2. TXデータパス 4.10.3. RXデータパス 4.10.4. フレーム形式
4.10.4. フレーム形式 x
4.10.4.1. IEEE 802.3のPTPパケット 4.10.4.2. UDP/IPv4を経由したPTPパケット 4.10.4.3. UDP/IPv6を経由したPTPパケット
5. コンフィグレーション・レジスター x
5.1. レジスターマップ 5.2. レジスターアクセスの定義 5.3. プライマリーMACアドレス 5.4. MAC Reset Controlレジスター 5.5. TX Configuration and Statusレジスター 5.6. Flow Controlレジスター 5.7. Unidirectional Controlレジスター 5.8. RX Configuration and Statusレジスター 5.9. Timestampレジスター 5.10. ECCレジスター 5.11. Statisticsレジスター
5.1. レジスターマップ x
5.1.1. 10Gbps Ethernet MACレジスターからLL Ethernet 10G MACレジスターへのマッピング
5.9. Timestampレジスター x
5.9.1. タイミング調整の計算
6. インターフェイス信号 x
6.1. クロックおよびリセット信号 6.2. 速度選択信号 6.3. エラー訂正信号 6.4. 単方向信号 6.5. Avalon® Memory-Mappedインターフェイスのプログラミング信号 6.6. Avalon® ストリーミングのデータ・インターフェイス 6.7. Avalon® ストリーミング・フロー制御信号 6.8. Avalon® ストリーミング・ステータス・インターフェイス 6.9. PHY側インターフェイス 6.10. IEEE 1588v2インターフェイス
6.6. Avalon® ストリーミングのデータ・インターフェイス x
6.6.1. Avalon® ストリーミングTXデータ・インターフェイスの信号 6.6.2. Avalon® ストリーミングRXデータ・インターフェイスの信号 6.6.3. Avalon® ストリーミング・データ・インターフェイスのクロック
6.8. Avalon® ストリーミング・ステータス・インターフェイス x
6.8.1. Avalon® ストリーミング・インターフェイスのTXステータス信号 6.8.2. Avalon® ストリーミングのRXステータス信号
6.9. PHY側インターフェイス x
6.9.1. XGMII TX信号 6.9.2. XGMII RX信号 6.9.3. GMII TX信号 6.9.4. GMII RX信号 6.9.5. MII TX信号 6.9.6. MII RX信号
6.10. IEEE 1588v2インターフェイス x
6.10.1. IEEE 1588v2 Egress TX信号 6.10.2. IEEE 1588v2 Ingress RX信号 6.10.3. IEEE 1588v2インターフェイスのクロック
1. LL Ethernet 10G MACについて
2. はじめに
3. LL Ethernet 10G MAC Intel® FPGA IPのデザイン例
4. 機能の説明
5. コンフィグレーション・レジスター
6. インターフェイス信号
7. Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイド・アーカイブ
8. Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイドの改訂履歴

6.10.2. IEEE 1588v2 Ingress RX信号

Enable time stampingオプションを選択すると、以下の信号が表示されます。この機能は次の動作モード、10G、1G/10G、10M/100M/1G/10G、1G/2.5G、1G/2.5G/10G ( インテル® Stratix® 10デバイスのみ)、および10M/100M/1G/2.5G/5G/10G (USXGMII) ( インテル® Stratix® 10デバイスのみ) で使用可能です。

表 54.  IEEE 1588v2 Ingress RX信号
信号 入力/出力 幅 説明
rx_ingress_timestamp_96b_valid 出力 1 アサートされると、この信号は rx_ingress_timestamp_96b_data[] 上のタイムスタンプを限定します。MAC IPコアは、avalon_st_rx_startofpacket をアサートするのと同じクロックサイクルでこの信号をアサートします。
rx_ingress_timestamp_96b_data[] 出力 96 次の形式で96ビットの入力タイムスタンプを伝送します。
  • ビット48から95: 48ビットの秒フィールド
  • ビット16から47: 32ビットのナノ秒フィールド
  • ビット0から15: 16ビットの小数ナノ秒フィールド
96ビットのタイムスタンプは通常、完全なToDを記録するためのものであり、通常のクロックおよび境界クロックデバイスで役立ちます。トランスペアレント・クロックは通常、64ビットのタイムスタンプを使用します。
rx_ingress_timestamp_64b_valid 出力 1 アサートされると、この信号は rx_ingress_timestamp_64b_data[] 上のタイムスタンプを限定します。MAC IPコアは、avalon_st_rx_startofpacket をアサートするのと同じクロックサイクルでこの信号をアサートします。
rx_ingress_timestamp_64b_data[] 出力 64 次の形式で、64ビットの入力スタンプを伝送します。
  • ビット16から63: 48ビットのナノ秒フィールド
  • ビット0から15: 16ビットの小数ナノ秒フィールド
このタイムスタンプは、トランスペアレント・クロック・デバイスで使用されます。
rx_time_of_day_96b_10g_data

(10Gの速度および10M/100M/1G/2.5G/5G/10G (USXGMII) 速度モードの場合)

 入力 96 次の形式で、time of day (ToD) を外部ToDモジュールからMAC IPコアに伝送します。
  • ビット48から95: 48ビットの秒フィールド
  • ビット16から47: 32ビットのナノ秒フィールド
  • ビット0から15: 16ビットの小数ナノ秒フィールド
rx_time_of_day_96b_1g_data

(10M、100M、1G、および2.5Gの速度の場合)
rx_time_of_day_64b_10g_data

(10Gの速度および10M/100M/1G/2.5G/5G/10G (USXGMII) 速度モードの場合)

 入力 64 次の形式で、ToDを外部ToDモジュールからMAC IPコアに伝送します。
  • ビット16から63: 48ビットのナノ秒フィールド
  • ビット0から15: 16ビットの小数ナノ秒フィールド
rx_time_of_day_64b_1g_data

(10M、100M、1G、および2.5Gの速度の場合)
rx_path_delay_10g_data

(10Gの速度および10M/100M/1G/2.5G/5G/10G (USXGMII) 速度モードの場合)

 入力 16または24 このバスをPHY Intel® FPGA IPに接続します。このバスが伝送するのは、物理ネットワークとMAC IPコア (XGMII、GMII、またはMII) のPHY側の間で測定されたパス遅延 (滞留時間) です。MAC IPコアは、遅延を考慮して入力タイムスタンプを生成するときに、この値を使用します。パス遅延は、以下の形式です。
  • ビット0から9: クロックサイクルの小数部
  • ビット10から15/21/23: クロックサイクル数
rx_path_delay_1g_data

(10M、100M、1G、および2.5Gの速度の場合)

 22
rx_ingress_p2p_val[] 出力 46 ピアツーピア動作に使用される、現在の入力ポート <meanPathDelay> を表します。
  • ビット16から45: ナノ秒フィールドでのリンク遅延
  • ビット0から15: 小数ナノ秒フィールドでのリンク遅延
rx_ingress_p2p_val_valid 出力 1 アサートされると、この信号は rx_ingress_p2p_val が有効であることを示します。
レベル 2 の表題