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1.1. コンパイルの概要
1.2. Compilation Dashboardの使用
1.3. デザイン・ネットリストのインフラストラクチャー (ベータ版)
1.4. デザインの合成
1.5. デザインの配置配線
1.6. インクリメンタル最適化フロー
1.7. Fast Forwardコンパイルフロー
1.8. フルコンパイル・フロー
1.9. コンパイル結果のエクスポート
1.10. 他のEDAツールの統合
1.11. 合成言語のサポート
1.12. コンパイラーの最適化手法
1.13. 合成設定のリファレンス
1.14. フィッター設定のリファレンス
1.15. デザインのコンパイルの改訂履歴
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2.5.1. Chip Plannerによる配線輻輳の特定
次のように、デザイン内で配線の輻輳が発生している領域を特定します。
- Tools > Chip Planner をクリックします。
- 配線の輻輳をChip Plannerで表示するには、Tasks リストの Report Routing Utilization コマンドをダブルクリックします。
- Report Routing Utilization ダイアログボックスの Preview をクリックし、デフォルトの輻輳表示をプレビューします。
- Routing utilization type を変更し、特定のリソースの輻輳を表示します。デフォルト表示では、輻輳が0%の場合は濃い青色、100%の場合には赤色が使用されます。
- Threshold percentage のスライダーを調整し、輻輳のしきい値レベルを変更します。
インテル® Quartus® Primeのコンパイルメッセージには、インターコネクトの平均およびピーク使用率に関する情報が含まれています。インターコネクトのピーク使用率が75%を超える、またはインターコネクトの平均使用率が60%を超える場合は、デザインのフィットが困難である可能性を示しています。同様に、インターコネクトのピーク使用率が90%を超える、またはインターコネクトの平均使用率が75%を超える場合は、有効なフィットが得られない可能性が高いことを示しています。