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1.1. コンパイルの概要
1.2. Compilation Dashboardの使用
1.3. デザイン・ネットリストのインフラストラクチャー (ベータ版)
1.4. デザインの合成
1.5. デザインの配置配線
1.6. インクリメンタル最適化フロー
1.7. Fast Forwardコンパイルフロー
1.8. フルコンパイル・フロー
1.9. コンパイル結果のエクスポート
1.10. 他のEDAツールの統合
1.11. 合成言語のサポート
1.12. コンパイラーの最適化手法
1.13. 合成設定のリファレンス
1.14. フィッター設定のリファレンス
1.15. デザインのコンパイルの改訂履歴
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1.11.1.5. Verilog HDLのマクロ
インテル® Quartus® Prime開発ソフトウェアは、Verilog HDLマクロをフルサポートしています。このマクロは、'define コンパイラー・ディレクティブを使用してソースコードで定義することができます。 マクロは、 インテル® Quartus® Prime開発ソフトウェアまたはコマンドラインでも定義することができます。
コマンドラインでVerilog HDLマクロを インテル® Quartus® Primeプロ・エディションの合成 (quartus_syn) 実行ファイルに設定する場合は、次の形式を使用します。
quartus_syn <PROJECT_NAME> --set=VERILOG_MACRO=a=2
このコマンドにより、次の新しい行がプロジェクトの .qsf ファイルに追加されます。
set_global_assignment -name VERILOG_MACRO "a=2"
この行をプロジェクトの .qsf に追加しないようにするには、次のオプションを quartus_syn コマンドに追加します。
--write_settings_files=off