インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザインのコンパイル

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ID 683236
日付 6/26/2023
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ドキュメント目次
ドキュメント目次 x
1. デザインのコンパイル 2. コンパイル時間の短縮 3. インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザインのコンパイルのアーカイブ A. インテル® Quartus® Primeプロ・エディションのユーザーガイド
1. デザインのコンパイル x
1.1. コンパイルの概要 1.2. Compilation Dashboardの使用 1.3. デザイン・ネットリストのインフラストラクチャー (ベータ版) 1.4. デザインの合成 1.5. デザインの配置配線 1.6. インクリメンタル最適化フロー 1.7. Fast Forwardコンパイルフロー 1.8. フルコンパイル・フロー 1.9. コンパイル結果のエクスポート 1.10. 他のEDAツールの統合 1.11. 合成言語のサポート 1.12. コンパイラーの最適化手法 1.13. 合成設定のリファレンス 1.14. フィッター設定のリファレンス 1.15. デザインのコンパイルの改訂履歴
1.1. コンパイルの概要 x
1.1.1. コンパイルフロー 1.1.2. コンパイル階層 1.1.3. コンパイルの監視
1.3. デザイン・ネットリストのインフラストラクチャー (ベータ版) x
1.3.1. RTLアナライザー (ベータ版) の使用 1.3.2. デザイン合成後の早期タイミング解析 (ベータ版) 1.3.3. DNIの使用例
1.3.1. RTLアナライザー (ベータ版) の使用 x
1.3.1.1. Sweep Hints Viewer 1.3.1.2. Connectivity Tracer 1.3.1.3. Object Set Console 1.3.1.4. モジュール・インターフェイス 1.3.1.5. バンドル・インスタンス 1.3.1.6. 未接続ピンの自動非表示 1.3.1.7. ポートとネットのフィルタリング 1.3.1.8. 接続の展開
1.3.2. デザイン合成後の早期タイミング解析 (ベータ版) x
1.3.2.1. RTLでのSynopsys* Design Constraint (SDC) 1.3.2.2. 合成後のスタティック・タイミング解析 (STA) 1.3.2.3. インテル® Quartus® Prime開発ソフトウェアで使用されるSDCファイルの種類
1.3.2.1. RTLでのSynopsys* Design Constraint (SDC) x
1.3.2.1.1. RTLでのSDCに向けたSDCファイルの登録 1.3.2.1.2. RTL SDC制約の適用 1.3.2.1.3. RTL SDC制約の検査 1.3.2.1.4. RTLでのSDCに向けたSDCファイルにおける制約の作成
1.3.3. DNIの使用例 x
1.3.3.1. DNI Tclコマンドを使用してのルーチンタスクのスクリプティング 1.3.3.2. Tclコマンドを使用してのDNIネットリストの走査
1.4. デザインの合成 x
1.4.1. 合成の実行 1.4.2. 合成レポートの表示 1.4.3. 合成における動的レポートの表示
1.4.1. 合成の実行 x
1.4.1.1. 合成時におけるレジスターの保持 1.4.1.2. 監視とデバッグに向けた信号の保持
1.5. デザインの配置配線 x
1.5.1. フィッターの実行 1.5.2. フィッターレポートの表示
1.5.1. フィッターの実行 x
1.5.1.1. フィッターのコマンド 1.5.1.2. 物理合成最適化の有効化と無効化
1.5.2. フィッターレポートの表示 x
1.5.2.1. Plan Stageのレポート 1.5.2.2. Place Stageのレポート 1.5.2.3. Route Stageのレポート 1.5.2.4. Retime Stageのレポート 1.5.2.5. Finalize Stageのレポート
1.5.2.2. Place Stageのレポート x
1.5.2.2.1. Global Signal Visualizationレポート
1.5.2.3. Route Stageのレポート x
1.5.2.3.1. Global Router Congestion Hotspot Summaryレポート 1.5.2.3.2. Global Router Wire Utilization Mapレポート
1.6. インクリメンタル最適化フロー x
1.6.1. 合成またはフィット時の同時解析 1.6.2. コンパイラー・スナップショットの解析 1.6.3. Planステージ後のペリフェラル (I/O) の検証
1.6.2. コンパイラー・スナップショットの解析 x
1.6.2.1. スナップショット・ビューアーの実行
1.6.2.1. スナップショット・ビューアーの実行 x
1.6.2.1.1. スナップショット・ビューアーでの不合格パスの解析 1.6.2.1.2. スナップショット・ビューアーでのクロック解析 1.6.2.1.3. スナップショット・ビューアーを使用しての高ファンアウト・ネットの解析 1.6.2.1.4. スナップショット・ビューアーを使用してのタイミング制約の検証 1.6.2.1.5. スナップショット・ビューアーを使用しての輻輳解析
1.7. Fast Forwardコンパイルフロー x
1.7.1. ステップ1: レジスター・リタイミングの実行 1.7.2. ステップ2: リタイミング結果の確認 1.7.3. ステップ3: Fast Forwardコンパイルの実行 1.7.4. ステップ4: Fast Forward結果の確認 1.7.5. ステップ5: Fast Forwardによる推奨事項の実装 1.7.6. リタイミングの制限と対処方法
1.7.2. ステップ2: リタイミング結果の確認 x
1.7.2.1. クリティカル・チェーンの検索
1.7.3. ステップ3: Fast Forwardコンパイルの実行 x
1.7.3.1. 階層ごとのFast Forwardコンパイル 1.7.3.2. HyperFlexの設定
1.7.4. ステップ4: Fast Forward結果の確認 x
1.7.4.1. Clock Fmax Summaryレポート 1.7.4.2. Fast Forward Detailsレポート
1.8. フルコンパイル・フロー x
1.8.1. 一時的な最適化モードでのフルコンパイル・フロー
1.9. コンパイル結果のエクスポート x
1.9.1. バージョン互換のコンパイル・データベースのエクスポート 1.9.2. バージョン互換のコンパイル・データベースのインポート 1.9.3. デザイン・パーティションの作成 1.9.4. デザイン・パーティションのエクスポート 1.9.5. デザイン・パーティションの再利用 1.9.6. Quartusデータベース・ファイル情報の表示 1.9.7. コンパイル結果の消去
1.9.6. Quartusデータベース・ファイル情報の表示 x
1.9.6.1. QDBファイルの属性タイプ
1.10. 他のEDAツールの統合 x
1.10.1. 他のEDAツールに向けたVQMネットリストの生成
1.11. 合成言語のサポート x
1.11.1. VerilogおよびSystemVerilog合成のサポート 1.11.2. VHDL合成のサポート
1.11.1. VerilogおよびSystemVerilog合成のサポート x
1.11.1.1. Verilog HDL入力の設定 (Settingsダイアログボックス) 1.11.1.2. デザイン・ライブラリー 1.11.1.3. Verilog HDLコンフィグレーション 1.11.1.4. 初期のコンストラクトとメモリー・システム・タスク 1.11.1.5. Verilog HDLのマクロ
1.11.1.3. Verilog HDLコンフィグレーション x
1.11.1.3.1. 階層デザインのコンフィグレーション
1.11.2. VHDL合成のサポート x
1.11.2.1. VHDL入力の設定 (Settingsダイアログボックス) 1.11.2.2. VHDL規格のライブラリーとパッケージ 1.11.2.3. VHDL waitコンストラクト 1.11.2.4. VHDL-2019条件解析ツールのディレクティブ
1.12. コンパイラーの最適化手法 x
1.12.1. コンパイラーの最適化モード 1.12.2. レジスター・リタイミングの許可 1.12.3. ゲート使用クロックの自動変換 1.12.4. 中間フィッターステージのスナップショットの有効化 1.12.5. Fast Preserveオプション 1.12.6. フラクタル合成の最適化
1.12.6. フラクタル合成の最適化 x
1.12.6.1. フラクタル合成の有効化または無効化
1.13. 合成設定のリファレンス x
1.13.1. 合成における高度な設定
2. コンパイル時間の短縮 x
2.1. コンパイル結果に影響を与える要因 2.2. 総コンパイル時間を短縮する戦略 2.3. 合成時間および合成ネットリスト最適化時間の短縮 2.4. 配置時間の短縮 2.5. 配線時間の短縮 2.6. スタティック・タイミング解析時間の短縮 2.7. プロセスの優先順位の設定 2.8. コンパイル時間の短縮の改訂履歴
2.2. 総コンパイル時間を短縮する戦略 x
2.2.1. ECOコンパイルフローの実行 2.2.2. マルチプロセッサー・コンパイルの有効化 2.2.3. ブロックベースのコンパイルの使用
2.2.2. マルチプロセッサー・コンパイルの有効化 x
2.2.2.1. プロセッサーのベースクロック周波数 2.2.2.2. ランダム・アクセス・メモリー (RAM) 2.2.2.3. ストレージ
2.3. 合成時間および合成ネットリスト最適化時間の短縮 x
2.3.1. 合成時間および合成ネットリスト最適化時間を短縮する設定 2.3.2. 適切なコーディング・スタイルを使用しての合成時間の短縮
2.4. 配置時間の短縮 x
2.4.1. Placement Effort Multiplierの設定
2.5. 配線時間の短縮 x
2.5.1. Chip Plannerによる配線輻輳の特定
2.5.1. Chip Plannerによる配線輻輳の特定 x
2.5.1.1. 配線の輻輳がある領域 2.5.1.2. HDLコーディング・スタイルが原因の輻輳
1. デザインのコンパイル
2. コンパイル時間の短縮
3. インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザインのコンパイルのアーカイブ
A. インテル® Quartus® Primeプロ・エディションのユーザーガイド

1.10.1. 他のEDAツールに向けたVQMネットリストの生成

EDA Netlist Writer (quartus_eda) では、ノードレベルのネットリストをVerilog Quartusマッピングファイル (.vqm) 形式で生成することができます。これを他のEDAツールで使用します。.vqm ネットリストを他のEDAツールで処理し、新しいモジュールを追加したり、ネットリストをパーティション化したり、接続を変更したりすることができます。サードパーティー・ツールでの変更後、 インテル® Quartus® Prime開発ソフトウェアで .vqm を再合成し、コンパイルします。

.vqm 形式は標準構造のVerilog RTLです。モジュールは、コアロジック (フリップフロップ、LUT、DSP、M20Kなど) に向けたインテル FPGAファミリー固有の任意のWYSIWYGタイプにすることができます。EDA Netlist Writerは、ペリフェラル・モジュール (トランシーバー、メモリー・インターフェイス、I/O、またはそれらを含むIPなど) の .vqm をサポートしません。RTL は、デザイン階層全体またはパーティションを完全にフラット化して表現したものです。モジュール名は元の階層をキャプチャーしますが、一部を変更することで、有効な名前にしている場合があります。ネットリスト・モジュール名の切り捨てはありません。

.vqm ネットリストのパーティション化を他のEDAツールで行うには、コアロジック要素のみを含むデザイン・パーティションを定義します。手順3 の説明に従い、パーティション・ネットリストを生成します。サードパーティー製ツールで .vqm を処理したら、.vqm ファイルを単独で、またはデザイン・パーティションとして再合成します。ブラックボックス・モジュール・インスタンスを .vqm に含める場合は、.vqm の既存のロジックとブラックボックスの間に接続を作成します。再合成する前に、ブラックボックスのソースファイル (.ip、.v、または .vqm) をプロジェクトの .qsf で指定します。

VQMネットリスト生成の要件と制限
要件または制限 詳細
デザイン・パーティションにはコアロジックのみを含める必要があります デザイン・パーティションには、フリップフロップ、LUT、DSP、オンチップメモリーのみを含める必要があります。EDA Netlist Writerは、ペリフェラル・モジュール (トランシーバー、メモリー・インターフェイス、I/O、またはそれらを含むIPなど) の .vqm 出力をサポートしません。
Analysis & Synthesisでは、SystemVerilogでは有効な一部の特殊文字をインスタンス名でサポートしません Analysis & Synthesisでは、標準エスケープ文字「\」を配置することでこれらの文字を解決し、RTLに存在する特殊文字をエスケープします。階層制約 (SDCタイミング制約など) でそのような特殊文字を明示的に参照している場合は、それらの文字を手動で変更します。
合成後のネットリストに対してのみ .vqm を生成します フィット後のネットリストには、ワイヤーLUTなどの再合成に適さないアトムが含まれています。
モジュール名またはエンティティー名の衝突を避けます RTLデザインファイルから生成された .vqm を、.vqm を生成した インテル® Quartus® Primeプロジェクトに追加する場合は、エンティティー名またはモジュール名が衝突する可能性があることに注意してください。.vqm を生成した元のRTLファイルと .vqm ファイルで同じエンティティー名またはモジュール名を指定している場合は、名前の衝突が発生する可能性があります。RTLファイルと .vqm ファイルがどちらもプロジェクトの Files リストに存在する場合、コンパイラーはリストの最後のエントリーを使用します。
パーティションの割り当てが元のデザインと一致しない場合があります .vqm の生成では、–exclude_sub_partitions 引数を指定しない限り、パーティション内のすべてのロジックをフラット化します。フラット化されたパーティションに関連する割り当てを含むデザインをコンパイルすると、エラーが発生します。

他のEDAツールでの処理に向けて .vqm を生成するには、次の手順に従います。

  1. インテル® Quartus® Prime開発ソフトウェアで Processing > Start > Start Analysis & Synthesis をクリック (または quartus_syn を実行) し、デザイン・ネットリストを合成します。
  2. .vqm に向けたコアロジック要素のみを含むデザイン・パーティションを作成します。詳細は、デザイン・パーティションの作成 で説明しています。
  3. .vqm を resynthesis ディレクトリーに生成するには、次の任意のコマンドをコマンドプロンプトで実行します。
    • デザイン・ネットリスト全体を .vqm に書き出す場合
      quartus_eda –-resynthesis=on <project_name>
    • 特定のデザイン・パーティション・ネットリストのみを .vqm に書き出す場合
      quartus_eda –-resynthesis=on -partition=<name> <project_name>
    • サブ・パーティションをブラックボックス・ネットリストとして .vqm に書き出す場合
      quartus_eda –-resynthesis=on –exclude_sub_partitions <project_name>
      –exclude_sub_partitions と -partition を組み合わせることもできます。
  4. 生成された .vqm を resynthesis ディレクトリーで確認し、.vqm をEDAツールへの入力として指定します。
  5. .vqm を別のEDAツールで処理したら、.vqm を インテル® Quartus® Primeプロジェクト・デザインファイルとして追加します。これを行うには、Project > Add/Remove Files In Project をクリックします。VQMネットリスト生成の要件と制限の表で説明されているとおり、モジュール名またはエンティティー名の衝突を避けてください。
  6. プロジェクトでAnalysis & Synthesisを実行し、続いて残りのコンパイラー・ステージを実行します。
レベル 2 の表題