1.1. コンパイルの概要
1.2. Compilation Dashboardの使用
1.3. デザイン・ネットリストのインフラストラクチャー (ベータ版)
1.4. デザインの合成
1.5. デザインの配置配線
1.6. インクリメンタル最適化フロー
1.7. Fast Forwardコンパイルフロー
1.8. フルコンパイル・フロー
1.9. コンパイル結果のエクスポート
1.10. 他のEDAツールの統合
1.11. 合成言語のサポート
1.12. コンパイラーの最適化手法
1.13. 合成設定のリファレンス
1.14. フィッター設定のリファレンス
1.15. デザインのコンパイルの改訂履歴
1.4. デザインの合成
デザインの合成プロセスでは、デザインのソースファイルをAtomネットリストに変換し、それをデバイスリソースへのマッピングに使用できるようにします。合成処理に影響するさまざまな設定を指定することができます。 インテル® Quartus® PrimeコンパイラーのAnalysis & Synthesisモジュールでは、標準に準拠するVerilog HDL (.v)、VHDL (.vhd)、およびSystemVerilog (.sv) の合成を行います。コンパイラーはまた、Block Design File (.bdf) スケマティック・ファイル、および他のEDAツールで生成されたVerilog Quartus Mapping (.vqm) ファイルの合成を行うことができます。
合成では、デザインの論理的な完全性と一貫性を調べ、境界接続と構文エラーをチェックします。また、デザインロジックの最小化および最適化を行います。例えば、合成では、Dフリップフロップ、ラッチ、およびステートマシンを、Verilog HDL、VHDL、SystemVerilogなどの「動作」言語から推論します。合成では、効果が得られる場合は、+ や – などの演算子を インテル® Quartus® Prime IPライブラリーのモジュールと置き換えます。合成時に、コンパイラーでは、ユーザーロジックおよびデザインノードの変更または削除を行う場合があります。 インテル® Quartus® Primeの合成では、ゲート数を最小化し、冗長なロジックを削除し、デバイスリソースの効率的な使用を保証します。
合成の最後に、コンパイラーは、Atomネットリストを生成します。Atomは、FPGAデバイスの最も基本的なハードウェア・リソースを指しています。Atomには、ルックアップ・テーブルに編成されたロジックセル、Dフリップフロップ、I/Oピン、ブロック・メモリー・リソース、DSPブロック、およびAtom間の接続が含まれます。Atomネットリストは、Atom要素のデータベースで、シリコンにデザインを実装するためにデザインの合成で必要なものです。
図 47. デザインの合成