インテルのみ表示可能 — GUID: jbr1443555466499
Ixiasoft
1.1. コンパイルの概要
1.2. Compilation Dashboardの使用
1.3. デザイン・ネットリストのインフラストラクチャー (ベータ版)
1.4. デザインの合成
1.5. デザインの配置配線
1.6. インクリメンタル最適化フロー
1.7. Fast Forwardコンパイルフロー
1.8. フルコンパイル・フロー
1.9. コンパイル結果のエクスポート
1.10. 他のEDAツールの統合
1.11. 合成言語のサポート
1.12. コンパイラーの最適化手法
1.13. 合成設定のリファレンス
1.14. フィッター設定のリファレンス
1.15. デザインのコンパイルの改訂履歴
インテルのみ表示可能 — GUID: jbr1443555466499
Ixiasoft
1.5.2.5. Finalize Stageのレポート
Finalizeステージのレポートには、最終的な配置配線操作が表示されます。それには、次の内容が含まれます。
- HSLP概要: インテル® Arria® 10および インテル® Cyclone® 10 GXのデザインの場合、コンパイラーは、不要なタイルをHigh-SpeedまたはLow-Power (HSLP) タイルに変換します。
- 配線後のホールド修正データ: インテル® Stratix® 10およびIntel Agilex® 7のデザインの場合、コンパイラーは、短いパスのホールド違反をRetimeステージ後に報告します。フィッターは、Fitter (Finalize) ステージで、ホールド違反のある短いパスを特定して修正します。その際は、配線ワイヤーがパスに沿って追加されます。
図 61. Finalize Stageのレポート ( インテル® Stratix® 10デザイン)
関連情報