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1.1. コンパイルの概要
1.2. Compilation Dashboardの使用
1.3. デザイン・ネットリストのインフラストラクチャー (ベータ版)
1.4. デザインの合成
1.5. デザインの配置配線
1.6. インクリメンタル最適化フロー
1.7. Fast Forwardコンパイルフロー
1.8. フルコンパイル・フロー
1.9. コンパイル結果のエクスポート
1.10. 他のEDAツールの統合
1.11. 合成言語のサポート
1.12. コンパイラーの最適化手法
1.13. 合成設定のリファレンス
1.14. フィッター設定のリファレンス
1.15. デザインのコンパイルの改訂履歴
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2.5.1.1. 配線の輻輳がある領域
平均輻輳が高くない場合でも、デザインには、特定のタイプの配線で輻輳が高い領域が含まれている場合があります。 Chip Plannerを使用して、特定のインターコネクト・タイプで輻輳の高い領域を特定することができます。
- デザインの接続を変更し、配線の輻輳を緩和することができます。
- 配線が輻輳している領域がLogic Lock領域内またはLogic Lock領域間にある場合は、Logic Lock領域を変更または削除して、デザインを再コンパイルします。
- 配線時間が変わらない場合は、その配線時間はデザインおよび配置の特性です。
- 配線時間が短縮される場合は、Logic Lock領域のサイズ、位置、または内容を変更することで、輻輳を緩和して配線時間を短縮することを検討します。