Nios® Vプロセッサー・リファレンス・マニュアル

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ID 683632
日付 5/26/2023
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. Nios® V/mプロセッサー 3. Nios® V/gプロセッサー 4. Nios Vプロセッサー・リファレンス・マニュアルのアーカイブ 5. Nios® Vプロセッサー・リファレンス・マニュアルの改訂履歴
1. 概要 x
1.1. インテル® Quartus® Prime開発ソフトウェアのサポート
2. Nios® V/mプロセッサー x
2.1. プロセッサーのパフォーマンス・ベンチマーク 2.2. プロセッサーのパイプライン 2.3. プロセッサーのアーキテクチャー 2.4. プログラミング・モデル 2.5. コアの実装
2.3. プロセッサーのアーキテクチャー x
2.3.1. 汎用レジスターファイル 2.3.2. 算術論理演算装置 2.3.3. リセット信号とデバッグ信号 2.3.4. コントロール・ステータス・レジスター 2.3.5. 例外コントローラー 2.3.6. 割り込みコントローラー 2.3.7. メモリーおよびI/Oの構成 2.3.8. RISC-Vベースのデバッグモジュール
2.3.6. 割り込みコントローラー x
2.3.6.1. タイマーおよびソフトウェア割り込みモジュール
2.3.7. メモリーおよびI/Oの構成 x
2.3.7.1. 命令バスおよびデータバス 2.3.7.2. Address Map
2.3.7.1. 命令バスおよびデータバス x
2.3.7.1.1. 命令マネージャー・ポート 2.3.7.1.2. データ・マネージャー・ポート
2.3.8. RISC-Vベースのデバッグモジュール x
2.3.8.1. デバッグモード 2.3.8.2. デバッグモジュールからの停止 2.3.8.3. トリガー 2.3.8.4. デバッグモードの抽象コマンド 2.3.8.5. ハードウェア/ソフトウェア・インターフェイス
2.4. プログラミング・モデル x
2.4.1. 特権レベル 2.4.2. コントロール・ステータス・レジスター (CSR) のマッピング
2.4.1. 特権レベル x
2.4.1.1. マシンモード (Mモード) 2.4.1.2. デバッグモード (Dモード)
2.4.2. コントロール・ステータス・レジスター (CSR) のマッピング x
2.4.2.1. コントロール・ステータス・レジスターのフィールド
2.5. コアの実装 x
2.5.1. 命令セットのリファレンス
3. Nios® V/gプロセッサー x
3.1. プロセッサーのパフォーマンス・ベンチマーク 3.2. プロセッサーのパイプライン 3.3. プロセッサーのアーキテクチャー 3.4. プログラミング・モデル 3.5. コアの実装
3.3. プロセッサーのアーキテクチャー x
3.3.1. 汎用レジスターファイル 3.3.2. 算術論理演算装置 3.3.3. 乗除算ユニット 3.3.4. カスタム命令 3.3.5. リセット信号とデバッグ信号 3.3.6. コントロール・ステータス・レジスター 3.3.7. 例外コントローラー 3.3.8. 割り込みコントローラー 3.3.9. メモリーおよびI/Oの構成 3.3.10. RISC-Vベースのデバッグモジュール
3.3.8. 割り込みコントローラー x
3.3.8.1. タイマーおよびソフトウェア割り込みモジュール
3.3.9. メモリーおよびI/Oの構成 x
3.3.9.1. 命令バスおよびデータバス 3.3.9.2. アドレスマップ 3.3.9.3. キャッシュメモリー
3.3.9.1. 命令バスおよびデータバス x
3.3.9.1.1. 命令マネージャー・ポート 3.3.9.1.2. データ・マネージャー・ポート
3.3.9.3. キャッシュメモリー x
3.3.9.3.1. 命令キャッシュ 3.3.9.3.2. データキャッシュ 3.3.9.3.3. コンフィグレーション可能なキャッシュメモリー 3.3.9.3.4. キャッシュのバイパス (ペリフェラル領域) 3.3.9.3.5. キャッシュメモリーの効果的な使用
3.3.10. RISC-Vベースのデバッグモジュール x
3.3.10.1. デバッグモード 3.3.10.2. デバッグモジュールからの停止 3.3.10.3. トリガー 3.3.10.4. デバッグモードの抽象コマンド 3.3.10.5. ハードウェア/ソフトウェア・インターフェイス
3.4. プログラミング・モデル x
3.4.1. 特権レベル 3.4.2. コントロール・ステータス・レジスター (CSR) のマッピング
3.4.1. 特権レベル x
3.4.1.1. マシンモード (Mモード) 3.4.1.2. デバッグモード (Dモード)
3.4.2. コントロール・ステータス・レジスター (CSR) のマッピング x
3.4.2.1. コントロール・ステータス・レジスターのフィールド
3.5. コアの実装 x
3.5.1. 命令セットのリファレンス
1. 概要
2. Nios® V/mプロセッサー
3. Nios® V/gプロセッサー
4. Nios Vプロセッサー・リファレンス・マニュアルのアーカイブ
5. Nios® Vプロセッサー・リファレンス・マニュアルの改訂履歴

2.3.8.3. トリガー

Nios® Vプロセッサー・コアでは、1つのアドレスまたはデータ一致トリガーをサポートします。トリガーレジスターにアクセスするには、RISC-V csr オプコードまたは抽象デバッグコマンドを使用します。トリガーが発生すると、デバッグモードに入るか、またはブレークポイント例外が生じます。これは、トリガーレジスターに依存します。

表 12.   Nios® Vプロセッサーでのトリガーレジスターの実装
名前 レジスター 説明
tselect Trigger Select Nios® Vプロセッサーでは1つのトリガーをサポートします。そのため、プロセッサーでは、デフォルトでTrigger 0を選択します (値は0に設定されます)。
tdata1 Trigger Data 1 type フィールドの値は2です。これは、Trigger 0がアドレスまたはデータ一致トリガーであることを表します。tdata レジスターへの書き込み動作は、dmode フィールドに依存します。残りのビットは mcontrol として動作します。
mcontrol Match Control action、m、execute、store、およびload フィールドに従って、アドレスとデータトリガーの実装を制御します。 Nios® Vプロセッサーによる他のフィールドの実装は行われません。
tdata2 Trigger Data 2 トリガー固有のデータ (仮想アドレス、命令オプコード、格納またはロードされたデータ) を保持します。
tinfo Trigger Info infoフィールドの値は、デフォルトでは4です。これは、tdata1.type が2であることを意味します。選択したトリガーがアドレスまたはデータ一致トリガーであることを意味します。
mcontrol レジスターのビットフィールド設定に基づき、 Nios® Vプロセッサーでは、選択したトリガーが tdata2 レジスターに一致した後、異なるトリガータイプを実装することができます。
表 13.  Nios Vプロセッサーのトリガー条件と発生時間
トリガー 条件 発生時間 例外プログラムカウンター
命令アドレストリガー プログラムカウンターが tdata2 と一致 命令実行前 プロセッサーはMachine Exception Program Counter (mepc) を命令アドレス (PC) に設定します。
命令オプコードトリガー 命令オプコードが tdata2 と一致 命令実行前
ストア・アドレス・トリガー ストアアドレスが tdata2 と一致 ストア命令実行後 プロセッサーは mepc を次の命令アドレス (PC＋4) に設定します。
ストア・データ・トリガー ストアデータが tdata2 と一致 ストア命令実行後
ロード・アドレス・トリガー ロードアドレスが tdata2 と一致 ロード命令実行後
ロード・データ・トリガー ロードデータが tdata2 と一致 ロード命令実行後
表 14.  アドレスまたはデータ一致トリガーの種類
トリガー mcontrol ビットフィールド
select Execute store load
命令アドレス 0 1 0 0
命令オプコード 1 1 0 0
ストアアドレス 0 0 1 0
ストアデータ 1 0 1 0
ロードアドレス 0 0 0 1
ロードデータ 1 0 0 1
注: トリガーは次の状況ではディスエーブルされます。
  • Nios® Vプロセッサーがデバッグモードの場合
  • Nios® Vプロセッサーがマシンモードで、mcontrol.m または mcontrol.type が0の場合
レベル 2 の表題