Nios® Vプロセッサー・リファレンス・マニュアル

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ID 683632
日付 5/26/2023
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. Nios® V/mプロセッサー 3. Nios® V/gプロセッサー 4. Nios Vプロセッサー・リファレンス・マニュアルのアーカイブ 5. Nios® Vプロセッサー・リファレンス・マニュアルの改訂履歴
1. 概要 x
1.1. インテル® Quartus® Prime開発ソフトウェアのサポート
2. Nios® V/mプロセッサー x
2.1. プロセッサーのパフォーマンス・ベンチマーク 2.2. プロセッサーのパイプライン 2.3. プロセッサーのアーキテクチャー 2.4. プログラミング・モデル 2.5. コアの実装
2.3. プロセッサーのアーキテクチャー x
2.3.1. 汎用レジスターファイル 2.3.2. 算術論理演算装置 2.3.3. リセット信号とデバッグ信号 2.3.4. コントロール・ステータス・レジスター 2.3.5. 例外コントローラー 2.3.6. 割り込みコントローラー 2.3.7. メモリーおよびI/Oの構成 2.3.8. RISC-Vベースのデバッグモジュール
2.3.6. 割り込みコントローラー x
2.3.6.1. タイマーおよびソフトウェア割り込みモジュール
2.3.7. メモリーおよびI/Oの構成 x
2.3.7.1. 命令バスおよびデータバス 2.3.7.2. Address Map
2.3.7.1. 命令バスおよびデータバス x
2.3.7.1.1. 命令マネージャー・ポート 2.3.7.1.2. データ・マネージャー・ポート
2.3.8. RISC-Vベースのデバッグモジュール x
2.3.8.1. デバッグモード 2.3.8.2. デバッグモジュールからの停止 2.3.8.3. トリガー 2.3.8.4. デバッグモードの抽象コマンド 2.3.8.5. ハードウェア/ソフトウェア・インターフェイス
2.4. プログラミング・モデル x
2.4.1. 特権レベル 2.4.2. コントロール・ステータス・レジスター (CSR) のマッピング
2.4.1. 特権レベル x
2.4.1.1. マシンモード (Mモード) 2.4.1.2. デバッグモード (Dモード)
2.4.2. コントロール・ステータス・レジスター (CSR) のマッピング x
2.4.2.1. コントロール・ステータス・レジスターのフィールド
2.5. コアの実装 x
2.5.1. 命令セットのリファレンス
3. Nios® V/gプロセッサー x
3.1. プロセッサーのパフォーマンス・ベンチマーク 3.2. プロセッサーのパイプライン 3.3. プロセッサーのアーキテクチャー 3.4. プログラミング・モデル 3.5. コアの実装
3.3. プロセッサーのアーキテクチャー x
3.3.1. 汎用レジスターファイル 3.3.2. 算術論理演算装置 3.3.3. 乗除算ユニット 3.3.4. カスタム命令 3.3.5. リセット信号とデバッグ信号 3.3.6. コントロール・ステータス・レジスター 3.3.7. 例外コントローラー 3.3.8. 割り込みコントローラー 3.3.9. メモリーおよびI/Oの構成 3.3.10. RISC-Vベースのデバッグモジュール
3.3.8. 割り込みコントローラー x
3.3.8.1. タイマーおよびソフトウェア割り込みモジュール
3.3.9. メモリーおよびI/Oの構成 x
3.3.9.1. 命令バスおよびデータバス 3.3.9.2. アドレスマップ 3.3.9.3. キャッシュメモリー
3.3.9.1. 命令バスおよびデータバス x
3.3.9.1.1. 命令マネージャー・ポート 3.3.9.1.2. データ・マネージャー・ポート
3.3.9.3. キャッシュメモリー x
3.3.9.3.1. 命令キャッシュ 3.3.9.3.2. データキャッシュ 3.3.9.3.3. コンフィグレーション可能なキャッシュメモリー 3.3.9.3.4. キャッシュのバイパス (ペリフェラル領域) 3.3.9.3.5. キャッシュメモリーの効果的な使用
3.3.10. RISC-Vベースのデバッグモジュール x
3.3.10.1. デバッグモード 3.3.10.2. デバッグモジュールからの停止 3.3.10.3. トリガー 3.3.10.4. デバッグモードの抽象コマンド 3.3.10.5. ハードウェア/ソフトウェア・インターフェイス
3.4. プログラミング・モデル x
3.4.1. 特権レベル 3.4.2. コントロール・ステータス・レジスター (CSR) のマッピング
3.4.1. 特権レベル x
3.4.1.1. マシンモード (Mモード) 3.4.1.2. デバッグモード (Dモード)
3.4.2. コントロール・ステータス・レジスター (CSR) のマッピング x
3.4.2.1. コントロール・ステータス・レジスターのフィールド
3.5. コアの実装 x
3.5.1. 命令セットのリファレンス
1. 概要
2. Nios® V/mプロセッサー
3. Nios® V/gプロセッサー
4. Nios Vプロセッサー・リファレンス・マニュアルのアーカイブ
5. Nios® Vプロセッサー・リファレンス・マニュアルの改訂履歴

3.3.9.1.1. 命令マネージャー・ポート

Nios® V/gプロセッサー命令バスは、32ビット AMBA* 4 AXIマネージャー・ポートとして実装されます。

命令マネージャー・ポート:
  • 単一の機能を実行します。プロセッサーによって実行される命令をフェッチします。
  • 書き込み動作は一切実行しません。
  • 前のリクエストからデータが返される前に、連続した読み出しリクエストを発行できます。
  • 連続した命令をプリフェッチできます。
  • 常に32ビットのデータを取得します。すべての命令フェッチにより、完全な命令ワードが返されます。これは、ターゲットメモリーの幅は関係ありません。 Nios® V/gプロセッサー・システムのメモリー幅は、プログラムには適用されません。命令アドレスは常に32ビットのワード境界に整列します。
表 49.  インストラクション・インターフェイス信号
インターフェイス 信号 役割 方向
書き込みアドレスチャネル awaddr 未使用 出力
awprot 未使用 出力
awsize 未使用 出力
awready 未使用 入力
awvalid 未使用 出力
awlen 未使用 出力
書き込みデータチャネル wvalid 未使用 出力
wdata 未使用 出力
wstrb 未使用 出力
wlast 未使用 出力
wready 未使用 入力
書き込み応答チャネル bvalid 未使用 入力
bresp 未使用 入力
bready 未使用 出力
書き込みアドレスチャネル araddr 命令アドレス (プログラムカウンター) 出力
arprot 未使用 (定数値に固定) 出力
arvalid 命令要求有効 出力
arsize 定数2 ～ 4 バイト 出力
arready サブ/インターコネクトから 入力
awlen 書き込みバースト長
  • ペリフェラル領域アクセスの場合は0
  • キャッシュ可能な領域へのアクセスの場合は7
 出力
読み出しデータチャネル rdata 命令 入力
rvalid 命令有効 入力
rresp 命令応答 ( ゼロ以外の値は命令アクセス障害例外) 入力
rready 定数1 出力
rlast 書き込みバースト内の最後の転送 入力
レベル 2 の表題