Nios® Vプロセッサー・リファレンス・マニュアル

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ID 683632
日付 5/26/2023
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. Nios® V/mプロセッサー 3. Nios® V/gプロセッサー 4. Nios Vプロセッサー・リファレンス・マニュアルのアーカイブ 5. Nios® Vプロセッサー・リファレンス・マニュアルの改訂履歴
1. 概要 x
1.1. インテル® Quartus® Prime開発ソフトウェアのサポート
2. Nios® V/mプロセッサー x
2.1. プロセッサーのパフォーマンス・ベンチマーク 2.2. プロセッサーのパイプライン 2.3. プロセッサーのアーキテクチャー 2.4. プログラミング・モデル 2.5. コアの実装
2.3. プロセッサーのアーキテクチャー x
2.3.1. 汎用レジスターファイル 2.3.2. 算術論理演算装置 2.3.3. リセット信号とデバッグ信号 2.3.4. コントロール・ステータス・レジスター 2.3.5. 例外コントローラー 2.3.6. 割り込みコントローラー 2.3.7. メモリーおよびI/Oの構成 2.3.8. RISC-Vベースのデバッグモジュール
2.3.6. 割り込みコントローラー x
2.3.6.1. タイマーおよびソフトウェア割り込みモジュール
2.3.7. メモリーおよびI/Oの構成 x
2.3.7.1. 命令バスおよびデータバス 2.3.7.2. Address Map
2.3.7.1. 命令バスおよびデータバス x
2.3.7.1.1. 命令マネージャー・ポート 2.3.7.1.2. データ・マネージャー・ポート
2.3.8. RISC-Vベースのデバッグモジュール x
2.3.8.1. デバッグモード 2.3.8.2. デバッグモジュールからの停止 2.3.8.3. トリガー 2.3.8.4. デバッグモードの抽象コマンド 2.3.8.5. ハードウェア/ソフトウェア・インターフェイス
2.4. プログラミング・モデル x
2.4.1. 特権レベル 2.4.2. コントロール・ステータス・レジスター (CSR) のマッピング
2.4.1. 特権レベル x
2.4.1.1. マシンモード (Mモード) 2.4.1.2. デバッグモード (Dモード)
2.4.2. コントロール・ステータス・レジスター (CSR) のマッピング x
2.4.2.1. コントロール・ステータス・レジスターのフィールド
2.5. コアの実装 x
2.5.1. 命令セットのリファレンス
3. Nios® V/gプロセッサー x
3.1. プロセッサーのパフォーマンス・ベンチマーク 3.2. プロセッサーのパイプライン 3.3. プロセッサーのアーキテクチャー 3.4. プログラミング・モデル 3.5. コアの実装
3.3. プロセッサーのアーキテクチャー x
3.3.1. 汎用レジスターファイル 3.3.2. 算術論理演算装置 3.3.3. 乗除算ユニット 3.3.4. カスタム命令 3.3.5. リセット信号とデバッグ信号 3.3.6. コントロール・ステータス・レジスター 3.3.7. 例外コントローラー 3.3.8. 割り込みコントローラー 3.3.9. メモリーおよびI/Oの構成 3.3.10. RISC-Vベースのデバッグモジュール
3.3.8. 割り込みコントローラー x
3.3.8.1. タイマーおよびソフトウェア割り込みモジュール
3.3.9. メモリーおよびI/Oの構成 x
3.3.9.1. 命令バスおよびデータバス 3.3.9.2. アドレスマップ 3.3.9.3. キャッシュメモリー
3.3.9.1. 命令バスおよびデータバス x
3.3.9.1.1. 命令マネージャー・ポート 3.3.9.1.2. データ・マネージャー・ポート
3.3.9.3. キャッシュメモリー x
3.3.9.3.1. 命令キャッシュ 3.3.9.3.2. データキャッシュ 3.3.9.3.3. コンフィグレーション可能なキャッシュメモリー 3.3.9.3.4. キャッシュのバイパス (ペリフェラル領域) 3.3.9.3.5. キャッシュメモリーの効果的な使用
3.3.10. RISC-Vベースのデバッグモジュール x
3.3.10.1. デバッグモード 3.3.10.2. デバッグモジュールからの停止 3.3.10.3. トリガー 3.3.10.4. デバッグモードの抽象コマンド 3.3.10.5. ハードウェア/ソフトウェア・インターフェイス
3.4. プログラミング・モデル x
3.4.1. 特権レベル 3.4.2. コントロール・ステータス・レジスター (CSR) のマッピング
3.4.1. 特権レベル x
3.4.1.1. マシンモード (Mモード) 3.4.1.2. デバッグモード (Dモード)
3.4.2. コントロール・ステータス・レジスター (CSR) のマッピング x
3.4.2.1. コントロール・ステータス・レジスターのフィールド
3.5. コアの実装 x
3.5.1. 命令セットのリファレンス
1. 概要
2. Nios® V/mプロセッサー
3. Nios® V/gプロセッサー
4. Nios Vプロセッサー・リファレンス・マニュアルのアーカイブ
5. Nios® Vプロセッサー・リファレンス・マニュアルの改訂履歴

3.3.9.3.2. データキャッシュ

命令キャッシュメモリーには次のような特徴があります。

  • ダイレクトマップ・キャッシュの実装
  • キャッシュラインあたり32バイト (8ワード)
  • 1、2、4、8、16KBのコンフィグレーション可能なサイズ
  • 命令マネージャー・ポートでは、キャッシュライン全体の読み出しをメモリーから一度に行い、クロックサイクルごとに1回の読み出しを発行します。
  • 読み戻し
  • 書き込み割り当て (つまり、ストア命令で、キャッシュミスによりそのアドレスにラインが割り当てられます)

データバイトのアドレスサイズは32ビットです。tag と index フィールドのサイズは、キャッシュメモリーのサイズのみに依存します。offset は常に5ビット (つまり32バイトライン) になります。

Nios® V/gプロセッサー命令セットには、データキャッシュのキャッシュブロック管理命令が用意されています。

表 52.  RISC-V Zicbomキャッシュブロック管理
命令 名前 動作 エンコーディング
cbo.clean <rs1> 1 2 Clean Data Cache Address
  • tagおよびindexフィールドでキャッシュラインを識別します 。
  • キャッシュヒットがある場合は、次の動作に進みます。
    • キャッシュラインのダーティー状態をクリアします。
    • キャッシュラインの有効なステートを保ちます。
    • キャッシュラインが有効でダーティーな場合、データはメモリーに書き戻されます。
 RISC-V Base Cache Management Operation ISA Extension を参照してください。
cbo.flush <rs1> 1 2 Flush Data Cache Address
  • tagおよびindexフィールドでキャッシュラインを識別します 。
  • キャッシュヒットがある場合は、次の動作に進みます。
    • キャッシュラインを無効にします。
    • キャッシュラインが有効でダーティーな場合は、データをメモリーに書き戻します。それ以外の場合は、データを無視します。
cbo.inval <rs1> 1 2 Invalidate Data Cache Address
  • tagおよびindexフィールドでキャッシュラインを識別します 。
  • キャッシュヒットがある場合は、次の動作に進みます。
    • キャッシュラインを無効にします。
    • データをメモリーに書き戻しません。
表 53.  Custom Cache Block Management Instructions
命令 動作 エンコーディング
cbo.clean.ix <rs1>[ 3
  • indexフィールドでキャッシュラインを識別します。
  • キャッシュラインのダーティー状態をクリアします。
  • キャッシュラインの有効な状態を保ちます。
  • キャッシュラインが有効でダーティーな場合、データはメモリーに書き戻されます。
 cbo.clean.ix のエンコーディング を参照してください。
cbo.flush.ix <rs1> 3
  • indexでキャッシュラインを識別します。
  • キャッシュラインを無効にします。
  • キャッシュラインが有効でダーティーな場合、データはメモリーに書き戻されます。
  • キャッシュラインが有効でダーティーな場合、データはメモリーフィールドに書き戻されません。
 cbo.clean.ix のエンコーディング を参照してください。
cbo.inval.ix <rs1>[ 3
  • indexフィールドでキャッシュラインを識別します。
  • キャッシュラインを無効にします。
  • データはメモリーに書き戻されません。
 cbo.clean.ix のエンコーディング を参照してください。
表 54.   cbo.clean.ix のエンコーディング
ビットフィールド
31:20 19:15 14:12 11:7 6:0
imm rs1 cbo Reserved misc-mem
000010000001 rs1 010 00000 0001111
表 55.   cbo.flush.ix のエンコーディング
ビットフィールド
31:20 19:15 14:12 11:7 6:0
imm rs1 cbo Reserved misc-mem
000010000010 rs1 010 00000 0001111
表 56.   cbo.inval.ix のエンコーディング
ビットフィールド
31:20 19:15 14:12 11:7 6:0
imm rs1 cbo Reserved misc-mem
000010000000 rs1 010 00000 0001111
1 ソースレジスター1 (rs1) は、32ビットのキャッシュラインのアドレス (タグ、インデックス、オフセット) を保持します。
2 指定されたキャッシュラインのアドレスが見つからない場合 (キャッシュミス)、これらの命令はnop として実装され、キャッシュラインには変更は行われません。
3 ソースレジスター1 (rs1) は、キャッシュラインのインデックスを保持します。これは、キャッシュサイズに応じて5 ～ 9ビットになります。
レベル 2 の表題