Nios® Vプロセッサー・リファレンス・マニュアル

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ID 683632
日付 5/26/2023
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. Nios® V/mプロセッサー 3. Nios® V/gプロセッサー 4. Nios Vプロセッサー・リファレンス・マニュアルのアーカイブ 5. Nios® Vプロセッサー・リファレンス・マニュアルの改訂履歴
1. 概要 x
1.1. インテル® Quartus® Prime開発ソフトウェアのサポート
2. Nios® V/mプロセッサー x
2.1. プロセッサーのパフォーマンス・ベンチマーク 2.2. プロセッサーのパイプライン 2.3. プロセッサーのアーキテクチャー 2.4. プログラミング・モデル 2.5. コアの実装
2.3. プロセッサーのアーキテクチャー x
2.3.1. 汎用レジスターファイル 2.3.2. 算術論理演算装置 2.3.3. リセット信号とデバッグ信号 2.3.4. コントロール・ステータス・レジスター 2.3.5. 例外コントローラー 2.3.6. 割り込みコントローラー 2.3.7. メモリーおよびI/Oの構成 2.3.8. RISC-Vベースのデバッグモジュール
2.3.6. 割り込みコントローラー x
2.3.6.1. タイマーおよびソフトウェア割り込みモジュール
2.3.7. メモリーおよびI/Oの構成 x
2.3.7.1. 命令バスおよびデータバス 2.3.7.2. Address Map
2.3.7.1. 命令バスおよびデータバス x
2.3.7.1.1. 命令マネージャー・ポート 2.3.7.1.2. データ・マネージャー・ポート
2.3.8. RISC-Vベースのデバッグモジュール x
2.3.8.1. デバッグモード 2.3.8.2. デバッグモジュールからの停止 2.3.8.3. トリガー 2.3.8.4. デバッグモードの抽象コマンド 2.3.8.5. ハードウェア/ソフトウェア・インターフェイス
2.4. プログラミング・モデル x
2.4.1. 特権レベル 2.4.2. コントロール・ステータス・レジスター (CSR) のマッピング
2.4.1. 特権レベル x
2.4.1.1. マシンモード (Mモード) 2.4.1.2. デバッグモード (Dモード)
2.4.2. コントロール・ステータス・レジスター (CSR) のマッピング x
2.4.2.1. コントロール・ステータス・レジスターのフィールド
2.5. コアの実装 x
2.5.1. 命令セットのリファレンス
3. Nios® V/gプロセッサー x
3.1. プロセッサーのパフォーマンス・ベンチマーク 3.2. プロセッサーのパイプライン 3.3. プロセッサーのアーキテクチャー 3.4. プログラミング・モデル 3.5. コアの実装
3.3. プロセッサーのアーキテクチャー x
3.3.1. 汎用レジスターファイル 3.3.2. 算術論理演算装置 3.3.3. 乗除算ユニット 3.3.4. カスタム命令 3.3.5. リセット信号とデバッグ信号 3.3.6. コントロール・ステータス・レジスター 3.3.7. 例外コントローラー 3.3.8. 割り込みコントローラー 3.3.9. メモリーおよびI/Oの構成 3.3.10. RISC-Vベースのデバッグモジュール
3.3.8. 割り込みコントローラー x
3.3.8.1. タイマーおよびソフトウェア割り込みモジュール
3.3.9. メモリーおよびI/Oの構成 x
3.3.9.1. 命令バスおよびデータバス 3.3.9.2. アドレスマップ 3.3.9.3. キャッシュメモリー
3.3.9.1. 命令バスおよびデータバス x
3.3.9.1.1. 命令マネージャー・ポート 3.3.9.1.2. データ・マネージャー・ポート
3.3.9.3. キャッシュメモリー x
3.3.9.3.1. 命令キャッシュ 3.3.9.3.2. データキャッシュ 3.3.9.3.3. コンフィグレーション可能なキャッシュメモリー 3.3.9.3.4. キャッシュのバイパス (ペリフェラル領域) 3.3.9.3.5. キャッシュメモリーの効果的な使用
3.3.10. RISC-Vベースのデバッグモジュール x
3.3.10.1. デバッグモード 3.3.10.2. デバッグモジュールからの停止 3.3.10.3. トリガー 3.3.10.4. デバッグモードの抽象コマンド 3.3.10.5. ハードウェア/ソフトウェア・インターフェイス
3.4. プログラミング・モデル x
3.4.1. 特権レベル 3.4.2. コントロール・ステータス・レジスター (CSR) のマッピング
3.4.1. 特権レベル x
3.4.1.1. マシンモード (Mモード) 3.4.1.2. デバッグモード (Dモード)
3.4.2. コントロール・ステータス・レジスター (CSR) のマッピング x
3.4.2.1. コントロール・ステータス・レジスターのフィールド
3.5. コアの実装 x
3.5.1. 命令セットのリファレンス
1. 概要
2. Nios® V/mプロセッサー
3. Nios® V/gプロセッサー
4. Nios Vプロセッサー・リファレンス・マニュアルのアーカイブ
5. Nios® Vプロセッサー・リファレンス・マニュアルの改訂履歴

3.1. プロセッサーのパフォーマンス・ベンチマーク

表 43.   インテル FPGAデバイスにおける Nios® V/gプロセッサーのパフォーマンス・ベンチマーク ( インテル® Quartus® Primeプロ・エディション開発ソフトウェアの場合)
使用したFPGA fMAX (MHz) ロジックサイズ (ALM) アーキテクチャーのパフォーマンス
DMIPS/MHz比 CoreMark/MHz比
インテル® Cyclone® 10 233.71 2511 0.866 1.467
インテル® Arria® 10 240.79 2504
インテル® Stratix® 10 272.70 2556
Intel Agilex® 7 321.50 2480
表 44.  ベンチマーク・パラメーター ( インテル® Quartus® Primeプロ・エディション開発ソフトウェアの場合)
パラメーター 設定/説明
インテル® Quartus® Primeシード 最大パフォーマンス結果は、 インテル® Quartus® Primeプロ・エディション開発ソフトウェアのバージョン23.1からの10シードスイープに基づきます。
デバイスのスピードグレード 各インテルFPGAデバイスファミリーの最速スピードグレード
定義されているペリフェラル
  • Nios® V/gプロセッサー・コア (デバッグモジュール、4KB命令キャッシュ、および4KBデータキャッシュなし)。
  • 命令およびデータバス用128KBオンチップメモリー
  • JTAG UART Intel® FPGA IP
ツールチェーン バージョン
  • riscv32-unknown-elf-gcc (GCC) バージョン12.1.0
  • CMakeバージョン: 3.23.2
コンパイラーのコンフィグレーション
  • コンパイラー・フラグ: -03
  • アセンブラーのオプション: -Wa -gdwarf2
  • コンパイルのオプション: -Wall -Wformat-security -march=rv32ima_zicbom -mabi=ilp32
インテルでは、最大パフォーマンス・ベンチマーク (fMAX) とロジック・サイズ・ベンチマークに同じ インテル® Quartus® Primeデザイン例を使用しています。ただし、コンパイラーの設定は、各ベンチマークで異なります。
  • fMAXベンチマーク: superior_performance_optimized_placement_effort
  • ロジック・サイズ・ベンチマーク: area_aggressive
注: 実際の結果は、 インテル® Quartus® Prime開発ソフトウェアのバージョン、 Nios® Vプロセッサーのバージョン、コンパイラーのバージョン、ターゲットデバイス、およびプロセッサーのコンフィグレーションによって若干異なります。さらに、システム・ロジック・デザインを変更すると、パフォーマンスとLEの使用率が変わる場合があります。すべての結果は、プラットフォーム・デザイナー・ツールを使用してビルドしたデザインから生成されています。
レベル 2 の表題