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5.4.1. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のコマンド・インターフェイス
5.4.2. アルテラモジュラーADC とアルテラモジュラー・デュアルADC の応答インターフェイス
5.4.3. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のしきい値インターフェイス
5.4.4. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のCSRインターフェイス
5.4.5. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のIRQ インターフェイス
5.4.6. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のペリフェラル・クロック・インターフェイス
5.4.7. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のペリフェラル・リセット・インターフェイス
5.4.8. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のADC PLL クロック・インターフェイス
5.4.9. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のADC PLL ロック・インターフェイス
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5.5.1. シーケンサー・コア・レジスター
ビット | 名称 | 属性 | 概要 | 値 | デフォルト |
---|---|---|---|---|---|
31.4 | 予約 | 読み出し | Reserved. | — | 0 |
3:1 | モード | 読み出し、書き込み | シーケンサー・コアの動作モードを示す 動作ビット(ビット0)がセットされると、これらのビットは無視される 連続した変換では、データはサンプリング・シーケンスの完了後に上書きされる |
|
0 |
0 | 動作 | 読み出し、書き込み | このコントロール・ビットを使用して、シーケンサー・コアの動作をトリガする The アルテラモジュラーADC IP core waits until the sequencer core completes its current operation before writing to this register bit. |
|
0 |
関連情報