Intel® MAX® 10 Analog to Digital Converter User Guide

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ID 683596
日付 7/06/2017
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ドキュメント目次
ドキュメント目次 x
1. MAX® 10 アナログ-デジタル・コンバーターの概要 2. MAX® 10 ADC のアーキテクチャーと機能 3. MAX® 10 ADC デザインの考慮事項 4. MAX® 10 ADC 実装ガイド 5. アルテラモジュラーADC とアルテラモジュラー・デュアルADC IP コアの参考資料 A. MAX 10 アナログ-デジタル・コンバーター・ユーザーガイドのアーカイブ B. MAX® 10 アナログ-デジタル・コンバーター・ユーザーガイドの改訂履歴
1. MAX® 10 アナログ-デジタル・コンバーターの概要 x
1.1. MAX® 10 デバイスのADC ブロック数 1.2. MAX® 10 デバイスのADC チャネル数 1.3. MAX® 10 ADC のバーティカル・マイグレーション・サポート 1.4. シングルまたはデュアル電源の MAX® 10 デバイス 1.5. MAX® 10 ADC 変換
2. MAX® 10 ADC のアーキテクチャーと機能 x
2.1. MAX® 10 ADC ハードIP ブロック 2.2. アルテラモジュラーADC とアルテラモジュラー・デュアルADC IP コア 2.3. Intel FPGA ADC HAL Driver 2.4. ADC 性能を検証するADC ツールキット 2.5. ADC ロジック・シミュレーションの出力
2.1. MAX® 10 ADC ハードIP ブロック x
2.1.1. ADC ブロックの位置 2.1.2. シングルADC またはデュアルADC のデバイス 2.1.3. ADC のアナログ入力ピン 2.1.4. ADC のプリスケーラ 2.1.5. ADC のクロックソース 2.1.6. ADC の電圧リファレンス 2.1.7. ADC の温度検知ダイオード 2.1.8. ADC シーケンサー 2.1.9. ADC タイミング
2.1.7. ADC の温度検知ダイオード x
2.1.7.1. 温度測定コード変換 2.1.7.2. 温度測定サンプリング・レート
2.1.8. ADC シーケンサー x
2.1.8.1. ガイドライン： アルテラモジュラー・デュアルADC IP コアのADC シーケンサー
2.2. アルテラモジュラーADC とアルテラモジュラー・デュアルADC IP コア x
2.2.1. アルテラモジュラーADC IP コアのコンフィグレーション・タイプ 2.2.2. アルテラモジュラーADC IP コアとアルテラモジュラー・デュアルADC IP コアのアーキテクチャー
2.2.1. アルテラモジュラーADC IP コアのコンフィグレーション・タイプ x
2.2.1.1. コンフィグレーション1：標準のシーケンサーとAvalon-MM サンプルストレージを使用 2.2.1.2. コンフィグレーション2 ：標準のシーケンサーとAvalon-MM サンプルストレージに加えてしきい値違反検出を使用 2.2.1.3. コンフィグレーション3 ：標準のシーケンサーと外部サンプルストレージを使用 2.2.1.4. コンフィグレーション4 ：ADC コントロール・コアのみを使用
2.2.2. アルテラモジュラーADC IP コアとアルテラモジュラー・デュアルADC IP コアのアーキテクチャー x
2.2.2.1. ADC コントロール・コア 2.2.2.2. シーケンサー・コア 2.2.2.3. サンプルストレージ・コア 2.2.2.4. 応答マージコア 2.2.2.5. デュアルADC シンクロナイザ・コア 2.2.2.6. しきい値検出コア
2.5. ADC ロジック・シミュレーションの出力 x
2.5.1. 固定したADC ロジック・シミュレーションの出力 2.5.2. ユーザー指定のADC ロジック・シミュレーションの出力
3. MAX® 10 ADC デザインの考慮事項 x
3.1. ガイドライン: ADCグランドプレーンの接続 3.2. ガイドライン: 電源ピンとADCグランド (REFGND) に関するボードデザイン 3.3. ガイドライン: アナログ入力に関するボードデザイン 3.4. ガイドライン: ADCリファレンス電圧ピンに関するボードデザイン
4. MAX® 10 ADC 実装ガイド x
4.1. MAX® 10 ADC デザインの作成 4.2. アルテラモジュラーADC IP コアのカスタマイズと生成 4.3. ALTPLL IP コアの生成向けパラメーター設定 4.4. アルテラモジュラーADC またはアルテラモジュラー・デュアルADC IP コアの生成向けパラメーター設定 4.5. ADC デザインの完成
5. アルテラモジュラーADC とアルテラモジュラー・デュアルADC IP コアの参考資料 x
5.1. アルテラモジュラーADC のパラメーター設定 5.2. アルテラモジュラー・デュアルADC のパラメーター設定 5.3. 有効なADC サンプルレートと入力クロックの組み合わせ 5.4. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のインターフェイス信号 5.5. アルテラモジュラーADC レジスターの定義 5.6. Nios® II Gen 2 向けのADC HAL デバイスドライバー
5.1. アルテラモジュラーADC のパラメーター設定 x
5.1.1. アルテラモジュラーADC IP コアのチャネル名から MAX® 10 デバイスのピン名へのマッピング
5.2. アルテラモジュラー・デュアルADC のパラメーター設定 x
5.2.1. アルテラモジュラー・デュアルADC IP コアのチャネル名から MAX® 10 デバイスのピン名へのマッピング
5.4. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のインターフェイス信号 x
5.4.1. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のコマンド・インターフェイス 5.4.2. アルテラモジュラーADC とアルテラモジュラー・デュアルADC の応答インターフェイス 5.4.3. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のしきい値インターフェイス 5.4.4. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のCSRインターフェイス 5.4.5. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のIRQ インターフェイス 5.4.6. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のペリフェラル・クロック・インターフェイス 5.4.7. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のペリフェラル・リセット・インターフェイス 5.4.8. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のADC PLL クロック・インターフェイス 5.4.9. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のADC PLL ロック・インターフェイス
5.5. アルテラモジュラーADC レジスターの定義 x
5.5.1. シーケンサー・コア・レジスター 5.5.2. サンプルストレージ・コア・レジスター
1. MAX® 10 アナログ-デジタル・コンバーターの概要
2. MAX® 10 ADC のアーキテクチャーと機能
3. MAX® 10 ADC デザインの考慮事項
4. MAX® 10 ADC 実装ガイド
5. アルテラモジュラーADC とアルテラモジュラー・デュアルADC IP コアの参考資料
A. MAX 10 アナログ-デジタル・コンバーター・ユーザーガイドのアーカイブ
B. MAX® 10 アナログ-デジタル・コンバーター・ユーザーガイドの改訂履歴

3.3. ガイドライン: アナログ入力に関するボードデザイン

アナログ/デジタル信号に対するクロストーク要件は、最大2GHzで-100dBです。アナログ入力信号とI/Oトレース、およびアナログ入力信号とFPGA I/Oの信号トレースの間に並列配線がないようにします。
  • ADCは、スイッチ・コンデンサーの負荷を駆動回路に提供します。そのため、パッケージ、トレース、および寄生ドライバーを含む合計RC定数を42.4ns未満にする必要があります。これを考慮することにより、入力信号がサンプリング・フェーズ時に完全に安定するように保証します。
  • 合計サンプリング・レートを下げる場合は、 0.45 ÷ FS > 10.62 × RC定数 として必要な整定時間を計算することができます。
  • 合計RCマージンを増やすため、Intelでは、ドライバーのソース・インピーダンスを可能な限り低くすることを推奨しています。
    • プリスケーラーではないチャネルの場合 — 1kΩ未満
    • プリスケーラーのチャネルの場合 — 11Ω未満
    注: 推奨ソース・インピーダンスに従わない場合は、全高調波歪み (THD)、信号対ノイズおよび歪み (SINAD)、微分非直線性 (DNL)、積分非直線性 (INL) などのパラメーターに影響する可能性があります。

トレースの配線

  • 可能であれば、スイッチングするI/Oトレースは異なる層に配線します。
  • 入力信号トレースのインピーダンスに関する要件はありません。ただし、入力トレースのDC抵抗は可能な限り低くする必要があります。
  • REFGNDプレーンがない場合は、アナログ入力信号のトレースを可能な限りREFGNDに隣接するように配線します。
  • REFGNDをADC入力信号のグランド・リファレンスとして使用します。
  • プリスケーラーが有効になっている入力信号では、グランド・リファレンスをREFGNDに設定します。プリスケーラーが有効になっている入力信号のグランド・リファレンスを共通グランド (GND) に設定すると、パフォーマンスが低下します。

入力のロー・パス・フィルターの選択

  • Intelでは、ロー・パス・フィルターを配置し、入力信号にエイリアシングされる高周波ノイズをフィルタリングすることを推奨しています。
  • ロー・パス・フィルターは可能な限りアナログ入力信号付近に配置します。
  • カットオフ周波数はアナログ入力の周波数に依存します。Intelでは、Fcutoff @ -3dBを少なくとも入力周波数の2倍にすることを推奨しています。
  • ADCフロントエンドのボード・デザイン・シミュレーションに向けたADC入力のSPICEモデルは、Intelのウェブサイトからダウンロードすることができます。
表 11.  RC定数とフィルター値

次の表は、RC定数を数値化し、RCフィルターの値を特定する方法の一例です。

合計RC定数 = (RDRIVER + RBOARD + RPACKAGE + RFILTER) × (CDRIVER + CBOARD + CPACKAGE + CFILTER + CPIN)

ドライバー ボード パッケージ ピンの静電容量 (pF) RCフィルター Fcutoff @ -3dB (MHz) 合計RC定数 (ns) 整定時間 (ns)
R (Ω) C (pF) R (Ω) C (pF) R (Ω) C (pF) R (Ω) C (pF)
5 2 5 17 3 5 6 60 550 4.82 42.34 42.4
10 2 5 17 3 5 6 50 580 5.49 41.48 42.4
図 26. パッシブ・ロー・パス・フィルター例


図 27. 一次アクティブ・ロー・パス・フィルター例次の図は一例です。n次のアクティブ・ロー・パス・フィルターをデザインすることができます。


関連情報
レベル 2 の表題