4.3. ALTPLL IP コアの生成向けパラメーター設定

Intel® MAX® 10 Analog to Digital Converter User Guide

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日付 7/06/2017

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4.3. ALTPLL IP コアの生成向けパラメーター設定

ALTPLL IP コアのパラメーター・エディターを通して、デザインに必要な設定を指定します。以下の表にリストされた全てのオプションを指定した後に、HDL ファイルの生成、およびオプションでシミュレーション・ファイルの生成ができます。

ALTPLL のすべてのパラメーターについて、詳しくは関連情報を参照してください。

表 12. ALTPLL パラメーターの設定PLL をADC 向けに生成するには、以下の設定を用います。
タブ	パラメーター	設定
Parameter Settings > General/Modes	What is the frequency of the inclk0 input?	PLL への入力周波数を指定します。
Parameter Settings > Inputs/Lock	Create an 'areset' input to asynchronously reset the PLL	このオプションをオフにします。
Parameter Settings > Inputs/Lock	Create 'locked' output	このオプションをオンにします。この信号は、アルテラモジュラーADC またはアルテラモジュラー・デュアルADC IP コアの`adc_pll_locked` ポートに接続する必要があります。
Output Clocks > clk c0	Use this clock	このオプションをオンにします。
Output Clocks > clk c0	Enter output clock frequency	2、10、20、40、または80 MHz の出力周波数を指定します。これらの周波数のいずれかを指定できます。ADC ブロックは内部的に1 MHz で動作しますが、2、10、20、40、あるいは80 の係数でクロックをさらに分周するクロック分周器を含んでいます。これと同じ周波数の値をアルテラモジュラーADC またはアルテラモジュラー・デュアルADC IP コアで使用します。この信号は、アルテラモジュラーADC またはアルテラモジュラー・デュアルADC IP コアの`adc_pll_clock` ポートに接続する必要があります。 ADC サンプリング・レートによってサポートするクロック周波数が異なります。有効なサンプリング・レートとクロック周波数の組み合わせについては、関連情報を参照してください。