Intel® MAX® 10 Analog to Digital Converter User Guide

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ID 683596
日付 7/06/2017
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ドキュメント目次
ドキュメント目次 x
1. MAX® 10 アナログ-デジタル・コンバーターの概要 2. MAX® 10 ADC のアーキテクチャーと機能 3. MAX® 10 ADC デザインの考慮事項 4. MAX® 10 ADC 実装ガイド 5. アルテラモジュラーADC とアルテラモジュラー・デュアルADC IP コアの参考資料 A. MAX 10 アナログ-デジタル・コンバーター・ユーザーガイドのアーカイブ B. MAX® 10 アナログ-デジタル・コンバーター・ユーザーガイドの改訂履歴
1. MAX® 10 アナログ-デジタル・コンバーターの概要 x
1.1. MAX® 10 デバイスのADC ブロック数 1.2. MAX® 10 デバイスのADC チャネル数 1.3. MAX® 10 ADC のバーティカル・マイグレーション・サポート 1.4. シングルまたはデュアル電源の MAX® 10 デバイス 1.5. MAX® 10 ADC 変換
2. MAX® 10 ADC のアーキテクチャーと機能 x
2.1. MAX® 10 ADC ハードIP ブロック 2.2. アルテラモジュラーADC とアルテラモジュラー・デュアルADC IP コア 2.3. Intel FPGA ADC HAL Driver 2.4. ADC 性能を検証するADC ツールキット 2.5. ADC ロジック・シミュレーションの出力
2.1. MAX® 10 ADC ハードIP ブロック x
2.1.1. ADC ブロックの位置 2.1.2. シングルADC またはデュアルADC のデバイス 2.1.3. ADC のアナログ入力ピン 2.1.4. ADC のプリスケーラ 2.1.5. ADC のクロックソース 2.1.6. ADC の電圧リファレンス 2.1.7. ADC の温度検知ダイオード 2.1.8. ADC シーケンサー 2.1.9. ADC タイミング
2.1.7. ADC の温度検知ダイオード x
2.1.7.1. 温度測定コード変換 2.1.7.2. 温度測定サンプリング・レート
2.1.8. ADC シーケンサー x
2.1.8.1. ガイドライン： アルテラモジュラー・デュアルADC IP コアのADC シーケンサー
2.2. アルテラモジュラーADC とアルテラモジュラー・デュアルADC IP コア x
2.2.1. アルテラモジュラーADC IP コアのコンフィグレーション・タイプ 2.2.2. アルテラモジュラーADC IP コアとアルテラモジュラー・デュアルADC IP コアのアーキテクチャー
2.2.1. アルテラモジュラーADC IP コアのコンフィグレーション・タイプ x
2.2.1.1. コンフィグレーション1：標準のシーケンサーとAvalon-MM サンプルストレージを使用 2.2.1.2. コンフィグレーション2 ：標準のシーケンサーとAvalon-MM サンプルストレージに加えてしきい値違反検出を使用 2.2.1.3. コンフィグレーション3 ：標準のシーケンサーと外部サンプルストレージを使用 2.2.1.4. コンフィグレーション4 ：ADC コントロール・コアのみを使用
2.2.2. アルテラモジュラーADC IP コアとアルテラモジュラー・デュアルADC IP コアのアーキテクチャー x
2.2.2.1. ADC コントロール・コア 2.2.2.2. シーケンサー・コア 2.2.2.3. サンプルストレージ・コア 2.2.2.4. 応答マージコア 2.2.2.5. デュアルADC シンクロナイザ・コア 2.2.2.6. しきい値検出コア
2.5. ADC ロジック・シミュレーションの出力 x
2.5.1. 固定したADC ロジック・シミュレーションの出力 2.5.2. ユーザー指定のADC ロジック・シミュレーションの出力
3. MAX® 10 ADC デザインの考慮事項 x
3.1. ガイドライン: ADCグランドプレーンの接続 3.2. ガイドライン: 電源ピンとADCグランド (REFGND) に関するボードデザイン 3.3. ガイドライン: アナログ入力に関するボードデザイン 3.4. ガイドライン: ADCリファレンス電圧ピンに関するボードデザイン
4. MAX® 10 ADC 実装ガイド x
4.1. MAX® 10 ADC デザインの作成 4.2. アルテラモジュラーADC IP コアのカスタマイズと生成 4.3. ALTPLL IP コアの生成向けパラメーター設定 4.4. アルテラモジュラーADC またはアルテラモジュラー・デュアルADC IP コアの生成向けパラメーター設定 4.5. ADC デザインの完成
5. アルテラモジュラーADC とアルテラモジュラー・デュアルADC IP コアの参考資料 x
5.1. アルテラモジュラーADC のパラメーター設定 5.2. アルテラモジュラー・デュアルADC のパラメーター設定 5.3. 有効なADC サンプルレートと入力クロックの組み合わせ 5.4. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のインターフェイス信号 5.5. アルテラモジュラーADC レジスターの定義 5.6. Nios® II Gen 2 向けのADC HAL デバイスドライバー
5.1. アルテラモジュラーADC のパラメーター設定 x
5.1.1. アルテラモジュラーADC IP コアのチャネル名から MAX® 10 デバイスのピン名へのマッピング
5.2. アルテラモジュラー・デュアルADC のパラメーター設定 x
5.2.1. アルテラモジュラー・デュアルADC IP コアのチャネル名から MAX® 10 デバイスのピン名へのマッピング
5.4. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のインターフェイス信号 x
5.4.1. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のコマンド・インターフェイス 5.4.2. アルテラモジュラーADC とアルテラモジュラー・デュアルADC の応答インターフェイス 5.4.3. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のしきい値インターフェイス 5.4.4. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のCSRインターフェイス 5.4.5. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のIRQ インターフェイス 5.4.6. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のペリフェラル・クロック・インターフェイス 5.4.7. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のペリフェラル・リセット・インターフェイス 5.4.8. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のADC PLL クロック・インターフェイス 5.4.9. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のADC PLL ロック・インターフェイス
5.5. アルテラモジュラーADC レジスターの定義 x
5.5.1. シーケンサー・コア・レジスター 5.5.2. サンプルストレージ・コア・レジスター
1. MAX® 10 アナログ-デジタル・コンバーターの概要
2. MAX® 10 ADC のアーキテクチャーと機能
3. MAX® 10 ADC デザインの考慮事項
4. MAX® 10 ADC 実装ガイド
5. アルテラモジュラーADC とアルテラモジュラー・デュアルADC IP コアの参考資料
A. MAX 10 アナログ-デジタル・コンバーター・ユーザーガイドのアーカイブ
B. MAX® 10 アナログ-デジタル・コンバーター・ユーザーガイドの改訂履歴

2.1.3. ADC のアナログ入力ピン

アナログ入力ピンは、シングルエンド測定とユニポーラ測定をサポートしています。

MAX® 10 デバイスのADC ブロックは、以下の2 種類のADC アナログ入力ピンを含みます。

  • 専用ADC アナログ入力ピン—デュアルADC デバイスの両方の専用アナログ入力ピンが同一のトレース長を有することを保障するために専用に配線されたピン
  • 兼用ADC アナログ入力ピン—GPIO ピンとパッドを共有するピン

ADC にバンク1A を使用する場合には、このバンクをGPIO に使用することができません。

ADC ブロックの各アナログ入力ピンは、静電気放電（ESD）セルにより保護されています。

レベル 2 の表題