インテルのみ表示可能 — GUID: sam1428315807770
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2.2.2.5. デュアルADC シンクロナイザ・コア
ADC コントロール・コアのペリフェラル・クロックドメインはADC PLL クロックドメインと同期していません。ADC ハードIP ブロックからのコントロール・イベントが、ペリフェラル・クロックドメインに同時に生じることもあれば、ADC1 とADC2 のコントロール・コア間で、片方のペリフェラル・クロックと違うこともあります。両方のADC ハードIP コアは、Avalon-ST インターフェイスを介してデュアルADC シンクロナイザ・コアと通信をします。
たとえば、シーケンサーからの新しいコマンド有効イベントが両方のADC コントロール・コアに同時に到着したとしても、変換信号の終わりがADC1 とADC2 でペリフェラル・クロックの1 サイクルずれて到着するなどです。ADC1 がADC2 よりも先に、あるいは遅れて変換を開始するといった状態を回避するために、ADC コントロール・コアはデュアルADC シンクロナイザ・コアを使用してハンドシェイクの同期を行います。
ADC コントロール・コアは、ADC PLL クロックドメインのイベントを検知するとsync_valid 信号をアサートします。デュアルADC シンクロナイザ・コアは、両方のADC コントロール・コアからsync_valid 信号を受信するとsync_ready 信号をアサートします。sync_ready 信号がアサートされると、両方のADC コントロール・コアは次の内部ステートに進みます。