Intel® MAX® 10 Analog to Digital Converter User Guide

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ID 683596
日付 7/06/2017
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ドキュメント目次
ドキュメント目次 x
1. MAX® 10 アナログ-デジタル・コンバーターの概要 2. MAX® 10 ADC のアーキテクチャーと機能 3. MAX® 10 ADC デザインの考慮事項 4. MAX® 10 ADC 実装ガイド 5. アルテラモジュラーADC とアルテラモジュラー・デュアルADC IP コアの参考資料 A. MAX 10 アナログ-デジタル・コンバーター・ユーザーガイドのアーカイブ B. MAX® 10 アナログ-デジタル・コンバーター・ユーザーガイドの改訂履歴
1. MAX® 10 アナログ-デジタル・コンバーターの概要 x
1.1. MAX® 10 デバイスのADC ブロック数 1.2. MAX® 10 デバイスのADC チャネル数 1.3. MAX® 10 ADC のバーティカル・マイグレーション・サポート 1.4. シングルまたはデュアル電源の MAX® 10 デバイス 1.5. MAX® 10 ADC 変換
2. MAX® 10 ADC のアーキテクチャーと機能 x
2.1. MAX® 10 ADC ハードIP ブロック 2.2. アルテラモジュラーADC とアルテラモジュラー・デュアルADC IP コア 2.3. Intel FPGA ADC HAL Driver 2.4. ADC 性能を検証するADC ツールキット 2.5. ADC ロジック・シミュレーションの出力
2.1. MAX® 10 ADC ハードIP ブロック x
2.1.1. ADC ブロックの位置 2.1.2. シングルADC またはデュアルADC のデバイス 2.1.3. ADC のアナログ入力ピン 2.1.4. ADC のプリスケーラ 2.1.5. ADC のクロックソース 2.1.6. ADC の電圧リファレンス 2.1.7. ADC の温度検知ダイオード 2.1.8. ADC シーケンサー 2.1.9. ADC タイミング
2.1.7. ADC の温度検知ダイオード x
2.1.7.1. 温度測定コード変換 2.1.7.2. 温度測定サンプリング・レート
2.1.8. ADC シーケンサー x
2.1.8.1. ガイドライン： アルテラモジュラー・デュアルADC IP コアのADC シーケンサー
2.2. アルテラモジュラーADC とアルテラモジュラー・デュアルADC IP コア x
2.2.1. アルテラモジュラーADC IP コアのコンフィグレーション・タイプ 2.2.2. アルテラモジュラーADC IP コアとアルテラモジュラー・デュアルADC IP コアのアーキテクチャー
2.2.1. アルテラモジュラーADC IP コアのコンフィグレーション・タイプ x
2.2.1.1. コンフィグレーション1：標準のシーケンサーとAvalon-MM サンプルストレージを使用 2.2.1.2. コンフィグレーション2 ：標準のシーケンサーとAvalon-MM サンプルストレージに加えてしきい値違反検出を使用 2.2.1.3. コンフィグレーション3 ：標準のシーケンサーと外部サンプルストレージを使用 2.2.1.4. コンフィグレーション4 ：ADC コントロール・コアのみを使用
2.2.2. アルテラモジュラーADC IP コアとアルテラモジュラー・デュアルADC IP コアのアーキテクチャー x
2.2.2.1. ADC コントロール・コア 2.2.2.2. シーケンサー・コア 2.2.2.3. サンプルストレージ・コア 2.2.2.4. 応答マージコア 2.2.2.5. デュアルADC シンクロナイザ・コア 2.2.2.6. しきい値検出コア
2.5. ADC ロジック・シミュレーションの出力 x
2.5.1. 固定したADC ロジック・シミュレーションの出力 2.5.2. ユーザー指定のADC ロジック・シミュレーションの出力
3. MAX® 10 ADC デザインの考慮事項 x
3.1. ガイドライン: ADCグランドプレーンの接続 3.2. ガイドライン: 電源ピンとADCグランド (REFGND) に関するボードデザイン 3.3. ガイドライン: アナログ入力に関するボードデザイン 3.4. ガイドライン: ADCリファレンス電圧ピンに関するボードデザイン
4. MAX® 10 ADC 実装ガイド x
4.1. MAX® 10 ADC デザインの作成 4.2. アルテラモジュラーADC IP コアのカスタマイズと生成 4.3. ALTPLL IP コアの生成向けパラメーター設定 4.4. アルテラモジュラーADC またはアルテラモジュラー・デュアルADC IP コアの生成向けパラメーター設定 4.5. ADC デザインの完成
5. アルテラモジュラーADC とアルテラモジュラー・デュアルADC IP コアの参考資料 x
5.1. アルテラモジュラーADC のパラメーター設定 5.2. アルテラモジュラー・デュアルADC のパラメーター設定 5.3. 有効なADC サンプルレートと入力クロックの組み合わせ 5.4. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のインターフェイス信号 5.5. アルテラモジュラーADC レジスターの定義 5.6. Nios® II Gen 2 向けのADC HAL デバイスドライバー
5.1. アルテラモジュラーADC のパラメーター設定 x
5.1.1. アルテラモジュラーADC IP コアのチャネル名から MAX® 10 デバイスのピン名へのマッピング
5.2. アルテラモジュラー・デュアルADC のパラメーター設定 x
5.2.1. アルテラモジュラー・デュアルADC IP コアのチャネル名から MAX® 10 デバイスのピン名へのマッピング
5.4. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のインターフェイス信号 x
5.4.1. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のコマンド・インターフェイス 5.4.2. アルテラモジュラーADC とアルテラモジュラー・デュアルADC の応答インターフェイス 5.4.3. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のしきい値インターフェイス 5.4.4. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のCSRインターフェイス 5.4.5. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のIRQ インターフェイス 5.4.6. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のペリフェラル・クロック・インターフェイス 5.4.7. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のペリフェラル・リセット・インターフェイス 5.4.8. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のADC PLL クロック・インターフェイス 5.4.9. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のADC PLL ロック・インターフェイス
5.5. アルテラモジュラーADC レジスターの定義 x
5.5.1. シーケンサー・コア・レジスター 5.5.2. サンプルストレージ・コア・レジスター
1. MAX® 10 アナログ-デジタル・コンバーターの概要
2. MAX® 10 ADC のアーキテクチャーと機能
3. MAX® 10 ADC デザインの考慮事項
4. MAX® 10 ADC 実装ガイド
5. アルテラモジュラーADC とアルテラモジュラー・デュアルADC IP コアの参考資料
A. MAX 10 アナログ-デジタル・コンバーター・ユーザーガイドのアーカイブ
B. MAX® 10 アナログ-デジタル・コンバーター・ユーザーガイドの改訂履歴

5.1. アルテラモジュラーADC のパラメーター設定

General、Channels と、Sequencer の、3 つのオプションのグループがあります。
表 16.   アルテラモジュラーADC のGeneral パラメーター
パラメーター 許容値 概要
Core Variant
  • 標準のシーケンサーとAvalon-MM サンプルストレージ
  • 標準のシーケンサーとAvalon-MM サンプルストレージに加えてしきい値違反検出
  • 標準のシーケンサーと外部サンプルストレージ
  • ADC コントロール・コアのみ

アルテラモジュラーADC IP コアのコンフィグレーションを選択します。

Debug Path
  • 無効
  • 有効

デバッグパスをイネーブルします。
Generate IP for which ADCs of this device?
  • 最初のADC
  • 2番目のADC

2 つのADC ブロックを備えるデバイス向けに、IP コアを使用してインスタンス化するADC ブロックを指定します。
ADC Sample Rate 25 kHz、 50 kHz、 100 kHz、 200 kHz、 250 kHz、 500 kHz および1 MHz

ADCサンプリング・レートを指定します。選択したサンプリング・レートは、利用可能なADC入力クロック周波数に影響します。

サンプリング・レートおよび要求される整定時間について、詳しくは関連情報を参照してください。

ADC Input Clock 2 MHz、 10 MHz、 20 MHz、 40 MHz と80 MHz

ADC コアクロックに供給するPLL クロック・カウンタ・ゼロ（c0） クロックの周波数を指定します。

  • リストされた許容値のうちの1 つの周波数を出力するためにインスタンス化した、最初のALTPLL IP コアからのc0 の設定をする必要がある
  • ALTPLL c0 出力信号はアルテラモジュラーADC のclk_in_pll_c0 入力信号に接続する

有効なADC サンプリング・レートと入力クロック周波数の組み合わせについては、関連情報を参照してください。
Reference Voltage Source
  • 外部
  • 内部

ADC 向けの電圧リファレンスのソースを指定します。

  • 外部—ADC_VREF ピンを電圧リファレンスのソースとして使用する
  • 内部—オンチップの2.5 V（電圧調整デバイスでは3.0/3.3 V）を電圧リファレンスのソースとして使用する
External Reference Voltage
  • デュアル電源デバイスでは最大2.5 V
  • シングル電源デバイスでは最大3.63 V

ADC のリファレンス電圧として使用する場合にADC_VREF ピンの電圧を指定します。

Enable user created expected output file
  • 有効
  • 無効
 ADC ロジック・シミュレーション向けの出力データのソースを指定します。
  • 有効にされる場合-TSD チャネルを除き、各ADC チャネルに提供するスティミュラス入力ファイルを使用して、出力データをシミュレーションする
  • 無効にされる場合—すべてのADCチャネル向けの固定した予測される出力データを使用する。これはデフォルトの設定である

ユーザー指定のADC ロジック・シミュレーション出力について、詳しくは関連情報を参照してください。
表 17.   アルテラモジュラーADC のChannels パラメーターこのグループのパラメーターは、チャネルごとに1 つづつ、ならびにTSD 向けに1 つの複数のタブに分割されています。
パラメーター 許容値 概要

Use Channel 0 (専用アナログ入力ピン - ANAIN)

（CH0 タブ）
  • On
  • Off

専用アナログ入力ピンをイネーブルします。
User created expected output file —

チャネルの出力データをシミュレーションするために、ユーザーが作成したスティミュラス入力ファイルを指定します。

Enable user created expected output fileを選択すると、このオプションはTSD を除く、有効にされた各チャネルにおいて使用可能です。

Use Channel N

（各チャネルのタブ）
  • On
  • Off

兼用アナログ入力をイネーブルします。Nは、

  • シングルADC デバイスではチャネル1～16
  • デュアルADC デバイスではチャネル1～8

Use on-chip TSD

（TSD タブ）
  • On
  • Off

ADC に内蔵された温度センサの読み出しをIP コアに指定します。

このオプションをオンにすると、温度測定結果を読み出す際にはADC のサンプリング・レートは最大50 kHz です。温度の読み出しが完了すると、ADC サンプリング・レートは最大1 MHz です。

Enable Maximum threshold for Channel N

（各チャネルのタブ）
  • On
  • Off

チャネルの最大しきい値の機能を有効にします。

このオプションは、Standard sequencer with Avalon-MM sample storage and threshold violation detection のコアバリアントを選択した場合にのみ使用可能です。

Enable Maximum threshold for on-chip TSD

（TSD タブ）
  • On
  • Off

TSD の最大しきい値の機能を有効にします。

このオプションは、Standard sequencer with Avalon-MM sample storage and threshold violation detection のコアバリアントを選択した場合にのみ使用可能です。

Enter Maximum Threshold for Channel N

（チャネル0を含む各チャネルのタブ）

 リファレンス電圧に応じて異なる

最大しきい値を電圧で指定します。

この設定は、Standard sequencer with Avalon-MM sample storage and threshold violation detection のコアバリアントを選択した場合にのみ使用可能です。

Enter Maximum Threshold for on-chip TSD

（TSD タブ）

 —

最大しきい値を摂氏で指定します。

この設定は、Standard sequencer with Avalon-MM sample storage and threshold violation detection のコアバリアントを選択した場合にのみ使用可能です。

Enable Minimum threshold for Channel N

（チャネル0を含む各チャネルのタブ）
  • On
  • Off

チャネルの最小しきい値の機能を有効にします。

このオプションは、Standard sequencer with Avalon-MM sample storage and threshold violation detection のコアバリアントを選択した場合にのみ使用可能です。

Enable Minimum threshold for on-chip TSD

（TSD タブ）
  • On
  • Off

TSDの最小しきい値の機能を有効にします。

このオプションは、Standard sequencer with Avalon-MM sample storage and threshold violation detection のコアバリアントを選択した場合にのみ使用可能です。

Enter Minimum Threshold for Channel N

（チャネル0を含む各チャネルのタブ）

 リファレンス電圧に応じて異なる

最小しきい値を電圧で指定します。

この設定は、Standard sequencer with Avalon-MM sample storage and threshold violation detection のコアバリアントを選択した場合にのみ使用可能です。

Enter Minimum Threshold for on-chip TSD

（TSD タブ）

 —

最小しきい値を摂氏で指定します。

この設定は、Standard sequencer with Avalon-MM sample storage and threshold violation detection のコアバリアントを選択した場合にのみ使用可能です。

Enable Prescaler for Channel N
  • On
  • Off

プリスケーラ機能をイネーブルします。Nは、

  • シングルADC デバイスではチャネル8 と16 （使用可能であれば）
  • デュアルADC デバイスではADC1 またはADC2 のチャネル8
表 18.   アルテラモジュラーADC のSequencer パラメーター
パラメーター 許容値 概要
Number of slot used 1～64

変換シーケンスに使用するスロットの数を指定します。

ここで選択したスロット数に応じて、Conversion Sequence Channels セクションが有効なスロットを表示します。

Slot N 有効にされたチャネルの番号（CH N）

シーケンスのスロットに使用する、イネーブルされたADC チャネルを指定します。

この選択オプションには、Channels パラメーター・グループでオンにしたADC チャネルがリストされます。

関連情報
レベル 2 の表題