Intel® MAX® 10 Analog to Digital Converter User Guide

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ID 683596
日付 7/06/2017
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ドキュメント目次
ドキュメント目次 x
1. MAX® 10 アナログ-デジタル・コンバーターの概要 2. MAX® 10 ADC のアーキテクチャーと機能 3. MAX® 10 ADC デザインの考慮事項 4. MAX® 10 ADC 実装ガイド 5. アルテラモジュラーADC とアルテラモジュラー・デュアルADC IP コアの参考資料 A. MAX 10 アナログ-デジタル・コンバーター・ユーザーガイドのアーカイブ B. MAX® 10 アナログ-デジタル・コンバーター・ユーザーガイドの改訂履歴
1. MAX® 10 アナログ-デジタル・コンバーターの概要 x
1.1. MAX® 10 デバイスのADC ブロック数 1.2. MAX® 10 デバイスのADC チャネル数 1.3. MAX® 10 ADC のバーティカル・マイグレーション・サポート 1.4. シングルまたはデュアル電源の MAX® 10 デバイス 1.5. MAX® 10 ADC 変換
2. MAX® 10 ADC のアーキテクチャーと機能 x
2.1. MAX® 10 ADC ハードIP ブロック 2.2. アルテラモジュラーADC とアルテラモジュラー・デュアルADC IP コア 2.3. Intel FPGA ADC HAL Driver 2.4. ADC 性能を検証するADC ツールキット 2.5. ADC ロジック・シミュレーションの出力
2.1. MAX® 10 ADC ハードIP ブロック x
2.1.1. ADC ブロックの位置 2.1.2. シングルADC またはデュアルADC のデバイス 2.1.3. ADC のアナログ入力ピン 2.1.4. ADC のプリスケーラ 2.1.5. ADC のクロックソース 2.1.6. ADC の電圧リファレンス 2.1.7. ADC の温度検知ダイオード 2.1.8. ADC シーケンサー 2.1.9. ADC タイミング
2.1.7. ADC の温度検知ダイオード x
2.1.7.1. 温度測定コード変換 2.1.7.2. 温度測定サンプリング・レート
2.1.8. ADC シーケンサー x
2.1.8.1. ガイドライン： アルテラモジュラー・デュアルADC IP コアのADC シーケンサー
2.2. アルテラモジュラーADC とアルテラモジュラー・デュアルADC IP コア x
2.2.1. アルテラモジュラーADC IP コアのコンフィグレーション・タイプ 2.2.2. アルテラモジュラーADC IP コアとアルテラモジュラー・デュアルADC IP コアのアーキテクチャー
2.2.1. アルテラモジュラーADC IP コアのコンフィグレーション・タイプ x
2.2.1.1. コンフィグレーション1：標準のシーケンサーとAvalon-MM サンプルストレージを使用 2.2.1.2. コンフィグレーション2 ：標準のシーケンサーとAvalon-MM サンプルストレージに加えてしきい値違反検出を使用 2.2.1.3. コンフィグレーション3 ：標準のシーケンサーと外部サンプルストレージを使用 2.2.1.4. コンフィグレーション4 ：ADC コントロール・コアのみを使用
2.2.2. アルテラモジュラーADC IP コアとアルテラモジュラー・デュアルADC IP コアのアーキテクチャー x
2.2.2.1. ADC コントロール・コア 2.2.2.2. シーケンサー・コア 2.2.2.3. サンプルストレージ・コア 2.2.2.4. 応答マージコア 2.2.2.5. デュアルADC シンクロナイザ・コア 2.2.2.6. しきい値検出コア
2.5. ADC ロジック・シミュレーションの出力 x
2.5.1. 固定したADC ロジック・シミュレーションの出力 2.5.2. ユーザー指定のADC ロジック・シミュレーションの出力
3. MAX® 10 ADC デザインの考慮事項 x
3.1. ガイドライン: ADCグランドプレーンの接続 3.2. ガイドライン: 電源ピンとADCグランド (REFGND) に関するボードデザイン 3.3. ガイドライン: アナログ入力に関するボードデザイン 3.4. ガイドライン: ADCリファレンス電圧ピンに関するボードデザイン
4. MAX® 10 ADC 実装ガイド x
4.1. MAX® 10 ADC デザインの作成 4.2. アルテラモジュラーADC IP コアのカスタマイズと生成 4.3. ALTPLL IP コアの生成向けパラメーター設定 4.4. アルテラモジュラーADC またはアルテラモジュラー・デュアルADC IP コアの生成向けパラメーター設定 4.5. ADC デザインの完成
5. アルテラモジュラーADC とアルテラモジュラー・デュアルADC IP コアの参考資料 x
5.1. アルテラモジュラーADC のパラメーター設定 5.2. アルテラモジュラー・デュアルADC のパラメーター設定 5.3. 有効なADC サンプルレートと入力クロックの組み合わせ 5.4. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のインターフェイス信号 5.5. アルテラモジュラーADC レジスターの定義 5.6. Nios® II Gen 2 向けのADC HAL デバイスドライバー
5.1. アルテラモジュラーADC のパラメーター設定 x
5.1.1. アルテラモジュラーADC IP コアのチャネル名から MAX® 10 デバイスのピン名へのマッピング
5.2. アルテラモジュラー・デュアルADC のパラメーター設定 x
5.2.1. アルテラモジュラー・デュアルADC IP コアのチャネル名から MAX® 10 デバイスのピン名へのマッピング
5.4. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のインターフェイス信号 x
5.4.1. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のコマンド・インターフェイス 5.4.2. アルテラモジュラーADC とアルテラモジュラー・デュアルADC の応答インターフェイス 5.4.3. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のしきい値インターフェイス 5.4.4. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のCSRインターフェイス 5.4.5. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のIRQ インターフェイス 5.4.6. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のペリフェラル・クロック・インターフェイス 5.4.7. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のペリフェラル・リセット・インターフェイス 5.4.8. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のADC PLL クロック・インターフェイス 5.4.9. アルテラモジュラーADC とアルテラモジュラー・デュアルADC のADC PLL ロック・インターフェイス
5.5. アルテラモジュラーADC レジスターの定義 x
5.5.1. シーケンサー・コア・レジスター 5.5.2. サンプルストレージ・コア・レジスター
1. MAX® 10 アナログ-デジタル・コンバーターの概要
2. MAX® 10 ADC のアーキテクチャーと機能
3. MAX® 10 ADC デザインの考慮事項
4. MAX® 10 ADC 実装ガイド
5. アルテラモジュラーADC とアルテラモジュラー・デュアルADC IP コアの参考資料
A. MAX 10 アナログ-デジタル・コンバーター・ユーザーガイドのアーカイブ
B. MAX® 10 アナログ-デジタル・コンバーター・ユーザーガイドの改訂履歴

B. MAX® 10 アナログ-デジタル・コンバーター・ユーザーガイドの改訂履歴

日付 バージョン 変更内容
July 2017 2017.07.06
  • Updated the description of the EOP bit "0" of the Interrupt Status Register (ISR) to improve clarity.
February 2017 2017.02.21 Rebranded as Intel.
January 2017 2017.01.25 Added a topic that lists the actual TSD sampling rate based on the ADC sampling rate selected in the IP core.
2016年10月 2016.10.31
  • 最大抵抗が100 Ω のクリーンな外部電圧リファレンスの使用を指定するためにトピックADC の電圧リファレンスを更新
  • 「変換モード」とはシーケンサ―の変換モードであり、すなわちシングルサイクルのADC 変換モードおよび連続的なADC 変換モードであることを説明するためにADC シーケンサ―に関するトピックを更新
  • 異なる MAX® 10 デバイスとパッケージにおけるPLL1　とPLL3 の可用性を記載する MAX® 10 のクロッキングおよびPLL ユーザーガイドにあるトピックへの関連情報リンクを追加
  • ユーザー指定のADC ロジック・シミュレーション出力機能に関する説明の明瞭度を改善するために、ユーザーガイド全体のさまざまなトピックを更新
  • ピン名VCCVREF をADC_VREF に更新
  • アナログ入力向けボードデザイン・ガイドラインを以下のように修正
    • 明瞭度を改善するためにテキストを更新
    • Fcutoff @ -3dB の推奨を入力周波数の「5回」から「最低2回」に更新
    • 1 番目のアクティブ・ロー・パス・フィルタの例を示す図を更新
2016年5月 2016.05.02
  • すべての予備マークを削除
  • 定義済みのADC サンプリング・レートを最大1 MSPS まで指定する新しい機能を追加。機能追加前は、ADC は常に最大のサンプリング・レートで動作
  • サンプリング・レートを削減するための解決策へのリンクを削除。現在はIP コアのパラメーター・エディターでサンプリング・レートが設定可能
  • アルテラモジュラーADC とアルテラモジュラー・デュアルADC IP コアをサポートするADC ツールキットを追加
  • ユーザーのTSD チャネルを除く各ADC チャネル向けの予測される出力ファイルでADC 出力をシミュレーションする機能を追加
  • アルテラモジュラーADC とアルテラモジュラー・デュアルADC IP コアのADC サンプルレジスターにおけるビット11:0 およびビット27:16 の概要を修正。ビット11:0 とビット27:16 はストレージスロットでスロット番号の代わりに実際の12 ビット のサンプルしたデータを保持
  • 割り込みイネーブルレジスター（IER）および割り込みステータスレジスター（ISR）のビット0 のデフォルト値を修正。 M_EOP のデフォルト値は1 で、 EOP は０
2015年11月 2015.11.02
  • 関連情報のリンクにIntroduction to Altera IP Cores を追加
  • MAX® 10 デバイスでのADC デザインの作成方法を説明する説明ビデオのリンクを追加
  • Quartus II をQuartus Prime に変更
2015年6月 2015.06.11 アナログ入力向けボードデザイン・ガイドラインを更新
2015年5月 2015.05.04
  • アルテラモジュラー・デュアルADC IP コアを追加
  • 10M25 デバイスからF672 を削除し、10M04 デバイスのパッケージE144 にADC 情報を追加
    • ADC ブロック数を更新
    • ADC バーティカル・マイグレーション・サポートを更新
    • ADC チャネル数を更新
  • ADC チャネル数の表でM153 およびU169 パッケージの兼用ピンの数を16 から8 に変更
  • ADC のバーティカル・マイグレーションの図で、8 の兼用ピンを持つシングルADC デバイスと16 の兼用ピンを持つシングルADC デバイスを明記
  • ADC 変換の項を更新し、プリスケーラ・モードでデュアルおよびシングル電源デバイスのアナログ入力がそれぞれ3.0 V および3.6 V まで測定できることを表記
  • ADC IP コアのアーキテクチャーの図を更新してデュアルADC IP コアの機能を追加
  • 応答マージおよびADC シンクロナイザ・マイクロコアに関する情報と項を追加
  • ADC ピンRLC フィルタデザインのアルテラへの問い合わせに関する「注」を削除
  • ADC のプリスケーラの項でプリスケーラをサポートするADC2 チャネルをチャネル16 からチャネル17 に変更
  • ADC タイミングの図を更新
    • 数字が16 進数であることを明記
    • コマンドと応答のインターフェイス信号名が一致するように信号を改称
  • RC 定数とフィルタの値、およびフィルタのデザイン例の図を更新して参考例の値のソースを明示
  • デュアルADC モードでシーケンサーを設定するためのガイドラインを追加
  • アルテラモジュラーADC およびアルテラモジュラー・デュアルADC IP コアのチャネル名から MAX® 10 デバイスピン名へのマッピングの項を追加
  • サンプルストレージ・コア・レジスターの項で、割り込みイネーブルレジスター（0x41 を0x40 に）および割り込みステータスレジスター（0x40 を0x41 に）のアドレスオフセットを訂正
  • サンプルストレージ・コア・レジスターの項の表を更新し、アルテラモジュラー・デュアルADC のレジスターを追加
  • しきい値でのトリガ機能が、今後のバージョンの Quartus® Prime ソフトウェアで使用可能になるという記述を削除、この機能は現在、バージョン15.0 のソフトウェアから使用可能になっている
2014年12月 2014.12.15
  • ADC プリスケーラのブロック図を追加
  • ADC での連続した変換のタイミング図を、ADC のタイミング図に置換
  • サンプルストレージ・コアの章で参考例の軽微な誤植を訂正
  • ADC TSD が64 サンプルを使用する平均法を用いて温度を測定するという情報を追加
  • 温度コード変換表で温度コードの大幅な改訂
  • デザインの考慮事項の章を追加
  • アルテラモジュラーADC IP コアパラメーター・エディターで使用されるシーケンサー・スロットの許容値としての「0」の記述を削除。1～64 までの値のみ使用可能
  • アルテラモジュラーADC IP コアのコンフィグレーション・タイプの項で、「デバッグ向けの付加的なADC 応答インターフェイスを有効または無効にする…」の記述を削除。デバッグパスはパラメーター・エディターで有効または無効にできる
  • 各コンフィグレーションのデバッグパスに関する図を削除
  • 再キャリブレーションをトリガするためのシーケンサー・コアの使用に関する記述を削除。ADC は、通常の検知モードから温度検知モードに切り替わった際に自動的に再キャリブレーションされる
  • 本文を更新し、パワープレーンまたはグランドプレーンが使用できない場合の電源またはグランドトレースの配線について明記
  • RC 定数とフィルタ値の項の表でRC 定数の合計を更新
  • 「prescalar」の綴りを「prescaler」に訂正
2014年9月 2014.09.22 初版
レベル 2 の表題