インテル® Stratix® 10汎用I/Oユーザーガイド

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ID 683518
日付 1/08/2020
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ドキュメント目次
ドキュメント目次 x
1. Intel® Stratix® 10 I/O の概要 2. Intel® Stratix® 10 I/O のアーキテクチャーと機能 3. Intel® Stratix® 10 I/O のデザイン検討事項 4. Intel® Stratix® 10 I/O の実装ガイド 5. 参照先 6. Intel® Stratix® 10 汎用I/Oユーザーガイド 7. Intel® Stratix® 10汎用I/Oユーザーガイドの改訂履歴
1. Intel® Stratix® 10 I/O の概要 x
1.1. I/Oおよび差動I/Oバッファー 1.2. Intel® Stratix® 10 I/Oバーティカル・マイグレーション・サポート
2. Intel® Stratix® 10 I/O のアーキテクチャーと機能 x
2.1. Intel® Stratix® 10デバイスにおける I/O 規格と電圧レベル 2.2. Intel® Stratix® 10 デバイスの I/O エレメント構造 2.3. Intel® Stratix® 10 デバイスのプログラマブル IOE 機能 2.4. Intel® Stratix® 10 デバイスにおけるオンチップ I/O 終端 2.5. Intel® Stratix® 10 デバイスの外部I/O終端
2.1. Intel® Stratix® 10デバイスにおける I/O 規格と電圧レベル x
2.1.1. Intel® Stratix® 10のI/O 規格のサポート 2.1.2. I/O 規格電圧レベル
2.2. Intel® Stratix® 10 デバイスの I/O エレメント構造 x
2.2.1. Intel® Stratix® 10 デバイスのI/O バンク・アーキテクチャー 2.2.2. Intel® Stratix® 10 デバイスの I/O バッファーと I/O レジスター
2.3. Intel® Stratix® 10 デバイスのプログラマブル IOE 機能 x
2.3.1. プログラマブル出力スルーレート・コントロール 2.3.2. プログラマブル IOE 遅延 2.3.3. プログラマブル・オープンドレイン出力 2.3.4. プログラマブル・バス・ホールド 2.3.5. プログラマブル・プルアップ抵抗 2.3.6. プログラマブル・プリエンファシス 2.3.7. プログラマブル差動出力電圧 2.3.8. プログラマブル・ドライブ能力
2.4. Intel® Stratix® 10 デバイスにおけるオンチップ I/O 終端 x
2.4.1. Intel® Stratix® 10 デバイスにおけるキャリブレーションなしのRS OCT 2.4.2. Intel® Stratix® 10 デバイスにおけるキャリブレーションありのRS OCT 2.4.3. Intel® Stratix® 10 デバイスにおけるキャリブレーションありのRT OCT 2.4.4. ダイナミック OCT 2.4.5. 差動入力 RD OCT 2.4.6. Intel® Stratix® 10 デバイスの OCT キャリブレーション・ブロック
2.5. Intel® Stratix® 10 デバイスの外部I/O終端 x
2.5.1. シングルエンド I/O 終端 2.5.2. Intel® Stratix® 10 デバイスの差動 I/O 終端
2.5.2. Intel® Stratix® 10 デバイスの差動 I/O 終端 x
2.5.2.1. 差動 HSTL、SSTL、HSUL、および POD 終端 2.5.2.2. LVDS、RSDS、および Mini-LVDS の終端 2.5.2.3. LVPECL 終端
3. Intel® Stratix® 10 I/O のデザイン検討事項 x
3.1. ガイドライン : VREFソースとVREFピン 3.2. ガイドライン : 3.0 Vインターフェイスでのデバイスの絶対最大定格の観察 3.3. ガイドライン：電圧リファレンス形式および非電圧リファレンス形式のI/O規格 3.4. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない 3.5. ガイドライン : 最大 DC 電流制限 3.6. ガイドライン： 3つのVI/Oバンクすべてに1つの電圧のみを使用 3.7. ガイドライン： インテル® Stratix® 10 TX 400のI/O規格の制限 3.8. ガイドライン： Intel® Stratix® 10 GX 400そしてSX 400のI/O規格の制限
4. Intel® Stratix® 10 I/O の実装ガイド x
4.1. GPIO インテル® FPGA IP 4.2. リソース使用率とデザインのパフォーマンスの検証 4.3. タイミング 4.4. インテル® FPGA IPデザイン例 4.5. ピン・マイグレーションの互換性の検証 4.6. GPIO IP コアへの移行
4.1. GPIO インテル® FPGA IP x
4.1.1. GPIO インテル® FPGA IPのリリース情報 4.1.2. データ・パス 4.1.3. レジスターパッキング
4.1.2. データ・パス x
4.1.2.1. 入力パス 4.1.2.2. 出力および出力イネーブルパス
4.3. タイミング x
4.3.1. タイミング・コンポーネント 4.3.2. 遅延エレメント 4.3.3. タイミング解析 4.3.4. タイミング・クロージャーのガイドライン
4.3.3. タイミング解析 x
4.3.3.1. シングル・データ・レートの入力レジスター 4.3.3.2. フルレートまたはハーフレートDDIOの入力レジスター 4.3.3.3. シングル・データ・レートの出力レジスター 4.3.3.4. フルレートまたはハーフレートDDIOの出力レジスター
4.4. インテル® FPGA IPデザイン例 x
4.4.1. GPIO IPコア合成可能 インテル® Quartus® Primeデザイン例 4.4.2. シミュレーション・デザイン例の生成
4.6. GPIO IP コアへの移行 x
4.6.1. ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR、およびALTIOBUF IPコアの移行 4.6.2. ガイドライン：移行されたIP におけるdatain_h とdatain_l ポートのスワップ
5. 参照先 x
5.1. インテル® FPGA IPのパラメーター設定 5.2. インテル® FPGA IPのインターフェイス信号
5.2. インテル® FPGA IPのインターフェイス信号 x
5.2.1. 共有信号 5.2.2. データ・インターフェイスのためのデータのビット順 5.2.3. データ・インターフェイス信号と対応するクロック
1. Intel® Stratix® 10 I/O の概要
2. Intel® Stratix® 10 I/O のアーキテクチャーと機能
3. Intel® Stratix® 10 I/O のデザイン検討事項
4. Intel® Stratix® 10 I/O の実装ガイド
5. 参照先
6. Intel® Stratix® 10 汎用I/Oユーザーガイド
7. Intel® Stratix® 10汎用I/Oユーザーガイドの改訂履歴

5.2. インテル® FPGA IPのインターフェイス信号

指定したパラメーター設定に応じて、GPIO IP コアにさまざまなインターフェイス信号を使用することができます。
図 37.  GPIOIP コアのインターフェイス


図 38.  GPIOのインターフェイス信号


表 28.  パッド・インターフェイス信号パッド・インターフェイスは、GPIO IPコアからパッドへの物理的な接続です。 このインターフェイスは、IPコアの構成に応じて、入力、出力、または双方向のインターフェイスになります。 この表で、SIZEはIPコアのパラメーター・エディターで指定されたデータ幅です。
信号名 入力/出力 説明
pad_in[SIZE-1:0] 入力

パッドからの入力信号です。
pad_in_b[SIZE-1:0] 入力

パッドからの差動入力信号の負ノードです。このポートは、Use differential buffer オプションをオンにした場合に使用できます。

pad_out[SIZE-1:0] 出力 パッドへの出力信号です。
pad_out_b[SIZE-1:0] 出力

パッドへの差動出力信号の負ノードです。このポートは、Use differential buffer オプションをオンにした場合に使用できます。

pad_io[SIZE-1:0] 双方向

パッドとの双方向信号接続です。
pad_io_b[SIZE-1:0] 双方向

パッドとの差動双方向信号接続の負ノードです。このポートは、Use differential buffer オプションをオンにした場合に使用できます。

表 29.  データ・インターフェイス信号データ・インターフェイスインターフェイスは、GPIO IPコアからFPGAコアへの入力または出力インターフェイスです。 この表で、SIZEはIPコアのパラメーター・エディターで指定されたデータ幅です。
信号名 入力/出力 説明
din[DATA_SIZE-1:0] 入力

出力または双方向モードでFPGA コアからのデータ入力です。DATA_SIZE は以下のRegister Mode によって異なります。

  • Bypass またはSimple Register： DATA_SIZE = SIZE
  • Half Rate logic なしDDIO： DATA_SIZE = 2 × SIZE
  • Half Rate logic を使用したDDIO： DATA_SIZE = 4 × SIZE
dout[DATA_SIZE-1:0] 出力

入力または双方向モードでFPGA コアに出力されるデータです。DATA_SIZE は以下のRegister Mode によって異なります。

  • Bypass またはSimple Register： DATA_SIZE = SIZE
  • Half-rate logic なしDDIO： DATA_SIZE = 2 × SIZE
  • Half Rate logic を使用したDDIO： DATA_SIZE = 4 × SIZE
oe[OE_SIZE-1:0] 入力

Enable output enable port をオンにした出力モードまたは双方向モードでFPGA コアからのOE 入力です。OE はアクティブHigh です。データを送信するときは、この信号を1 に設定します。データを受信するときは、この信号を0 に設定します。OE_SIZE は以下のRegister Mode によって異なります。

  • Bypass またはSimple Register： DATA_SIZE = SIZE
  • Half Rate logic なしDDIO： DATA_SIZE = SIZE
  • Half Rate logic を使用したDDIO： DATA_SIZE = 2 × SIZE
表 30.  クロック・インターフェイス信号クロック・インターフェイスは入力クロック・インターフェイスです。クロック・インターフェイスはコンフィギュレーションに応じて異なる信号で構成されます。GPIO IPコアは0、1、2、または4つのクロック入力を有することができます。クロック・ポートはそれぞれのコンフィギュレーションで異なって表示され、クロック信号によって実行される実際の機能を反映します。
信号名 入力/出力 説明
ck 入力

入力パスと出力パスでは、Half Rate logic パラメーターをオフにすると、このクロックがパックドレジスターまたはDDIO に供給されます。

双方向モードでは、Separate input/output Clocks パラメーターをオフにすると、このクロックは入力パスと出力パスの一意のクロックです。

ck_fr 入力

入力パスと出力パスでは、Half Rate logic パラメーターをオンにすると、これらのクロックがフルレートとハーフレートのDDIO に供給されます。

双方向モードでは、Separate input/output Clocks パラメーターをオフにすると、入力パスと出力パスでこれらのクロックが使用されます。

ck_hr
ck_in 入力

双方向モードでは、以下の両方の設定を指定すると、これらのクロックは入力パスと出力パスでパックドレジスターまたはDDIO に供給されます。

  • Half Rate logic パラメーターをオフにする
  • Separate input/output Clocks パラメーターをオンにする
ck_out
ck_fr_in 入力

双方向モードでは、以下の両方の設定を指定すると、これらのクロックは入力パスと出力パスでフルレートおよびハーフレートのDDIO に供給されます。

  • Half Rate logic パラメーターをオンにする
  • Separate input/output Clocks パラメーターをオンにする

たとえば、ck_fr_out は出力パスでフルレートDDIO に供給されます。

ck_fr_out
ck_hr_in
ck_hr_out
cke 入力 クロックイネーブルです。
表 31.  終端インターフェイス信号リセット・インターフェイスは、GPIO IP コアをDDIOに接続します。
信号名 入力/出力 説明
seriesterminationcontrol 入力 終端制御ブロック (OCT) からバッファーへの入力です。これはバッファー直列インピーダンス値を設定します。
parallelterminationcontrol 入力 終端制御ブロック (OCT) からバッファーへの入力です。これはバッファー並列インピーダンス値を設定します。
表 32.  リセット・インターフェイス信号リセット・インターフェイスは、GPIO IPコアをDDIOに接続します。
信号名 入力/出力 説明
sclr 入力 同期クリア入力。ssetを有効にしている場合は使用できません。
aclr 入力 非同期クリア入力。 アクティブHigh。asetを有効にしている場合は使用できません。
aset 入力 非同期セット入力。 アクティブHigh。aclrを有効にした場合は使用できません。
sset 入力 同期セット入力。sclrを有効にしている場合は使用できません。

セクションの内容
共有信号
データ・インターフェイスのためのデータのビット順
データ・インターフェイス信号と対応するクロック

レベル 2 の表題