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3.1. ガイドライン : VREFソースとVREFピン
3.2. ガイドライン : 3.0 Vインターフェイスでのデバイスの絶対最大定格の観察
3.3. ガイドライン:電圧リファレンス形式および非電圧リファレンス形式のI/O規格
3.4. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
3.5. ガイドライン : 最大 DC 電流制限
3.6. ガイドライン: 3つのVI/Oバンクすべてに1つの電圧のみを使用
3.7. ガイドライン: インテル® Stratix® 10 TX 400のI/O規格の制限
3.8. ガイドライン: Intel® Stratix® 10 GX 400そしてSX 400のI/O規格の制限
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2.2. Intel® Stratix® 10 デバイスの I/O エレメント構造
Intel® Stratix® 10 デバイスの I/O エレメント (IOE) は双方向 I/O バッファーと I/O レジスターを有しており、完全なエンベデッド双方向シングル・データ・レート (SDR) またはダブル・データ・レート (DDR) の転送をサポートします。
IOE は、 Intel® Stratix® 10 デバイスのコア・ファブリック内の I/O カラムに配置されています。
また、 Intel® Stratix® 10 SX デバイスは HPS の IOE を有します。
GPIO IOE レジスターは、DDR レジスター、ハーフ・レート・レジスター、出入力および出力イネーブル (OE) パスのトランスミッター遅延チェーンで構成されています。
- 組み合わせパスまたはレジスター済みのパスからデータを取得することができます。
- コアクロックのみがデータをクロックします。
- コアから配線されるハーフ・レート・クロックは、ハーフ・レート・レジスターをクロックします。
- コアからのフル・レート・クロックは、フル・レート・レジスターをクロックします。