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3.1. ガイドライン : VREFソースとVREFピン
3.2. ガイドライン : 3.0 Vインターフェイスでのデバイスの絶対最大定格の観察
3.3. ガイドライン:電圧リファレンス形式および非電圧リファレンス形式のI/O規格
3.4. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
3.5. ガイドライン : 最大 DC 電流制限
3.6. ガイドライン: 3つのVI/Oバンクすべてに1つの電圧のみを使用
3.7. ガイドライン: インテル® Stratix® 10 TX 400のI/O規格の制限
3.8. ガイドライン: Intel® Stratix® 10 GX 400そしてSX 400のI/O規格の制限
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2.2.1. Intel® Stratix® 10 デバイスのI/O バンク・アーキテクチャー
各I/Oバンクには、各レーンに12個のI/O ピンを備えた4 つのI/Oレーンがあります。また、I/Oレーンの他に、各I/O バンクはI/O PLL、DPAブロック、SERDES、ハード・メモリー・コントローラー、およびI/Oシーケンサーを含む専用回路を有します。
ただし、DPAブロックとSERDESは、次のデバイスのHF35パッケージ内の次のI/Oバンクでは使用できません。:
- インテル® Stratix® 10 GX 400そしてSX 400デバイス—I/Oバンク3A、3C、および3D
- Intel® Stratix® 10 TX 400デバイス—I/Oバンク3Aおよび3D
各3 Vまたは3.3 V I/Oバンクには、8つのシングルエンドI/Oバッファーがあります。HF35の インテル® Stratix® 10 GX 400そしてSX 400デバイスのパッケージの3.3 V I/Oバンクは、単方向シングルエンド3.3 Vまたは3.0 V I/Oバッファーのみをサポートします。 3.3 V I/Oバンクでは、ピンは8ピングループを形成します。グループ内の8つのピンすべてをまとめて、すべて入力のみまたはすべて出力のみとして構成できます。ピングループを識別するには、デバイスのピン配置ファイルの「オプション機能」カラムを参照してください。
図 5. I/O バンク構造