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3.1. ガイドライン : VREFソースとVREFピン
3.2. ガイドライン : 3.0 Vインターフェイスでのデバイスの絶対最大定格の観察
3.3. ガイドライン:電圧リファレンス形式および非電圧リファレンス形式のI/O規格
3.4. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
3.5. ガイドライン : 最大 DC 電流制限
3.6. ガイドライン: 3つのVI/Oバンクすべてに1つの電圧のみを使用
3.7. ガイドライン: インテル® Stratix® 10 TX 400のI/O規格の制限
3.8. ガイドライン: Intel® Stratix® 10 GX 400そしてSX 400のI/O規格の制限
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2.2.2. Intel® Stratix® 10 デバイスの I/O バッファーと I/O レジスター
I/Oレジスターは、ピンからコアへのデータを処理する入力パス、コアからピンへのデータを処理する出力パス、および出力バッファーへのOE信号を処理する出力イネーブル(OE)パスで構成されます。これらのレジスターによって、より速いソース同期レジスター間転送および再同期が可能になります。
入力パスと出力パスは、次のブロックを有します。
- 入力レジスター—ペリフェラルからコアへのハーフ / フル・レート・データの転送をサポートします。また、I/O バッファーからのダブルまたはシングル・データ・レートのデータ・キャプチャーをサポートします。
- 出力レジスター—コアからペリフェラルへのハーフ / フル・レート・データの転送をサポートします。また、I/O バッファーへのダブルまたはシングル・データ・レートのデータ転送をサポートします。
- OEレジスター—コアからペリフェラルへのハーフまたはフル・レート・データの転送をサポートします。また、I/O バッファーへのシングル・データ・レートのデータ転送をサポートします。
また、入力および出力パスは次の機能もサポートします。
- クロックイネーブル
- 非同期または同期リセット
- 入力パスと出力パスのバイパスモード
- 入力パスと出力パスの遅延チェーン
図 6. Intel® Stratix® 10 デバイスの IOE 構造次の図は、 Intel® Stratix® 10 FPGA の IOE 構造を示しています。
注: 3 V I/O バンクの GPIO は I/O レジスターを有しません。