インテル® Stratix® 10汎用I/Oユーザーガイド

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ID 683518
日付 1/08/2020
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ドキュメント目次
ドキュメント目次 x
1. Intel® Stratix® 10 I/O の概要 2. Intel® Stratix® 10 I/O のアーキテクチャーと機能 3. Intel® Stratix® 10 I/O のデザイン検討事項 4. Intel® Stratix® 10 I/O の実装ガイド 5. 参照先 6. Intel® Stratix® 10 汎用I/Oユーザーガイド 7. Intel® Stratix® 10汎用I/Oユーザーガイドの改訂履歴
1. Intel® Stratix® 10 I/O の概要 x
1.1. I/Oおよび差動I/Oバッファー 1.2. Intel® Stratix® 10 I/Oバーティカル・マイグレーション・サポート
2. Intel® Stratix® 10 I/O のアーキテクチャーと機能 x
2.1. Intel® Stratix® 10デバイスにおける I/O 規格と電圧レベル 2.2. Intel® Stratix® 10 デバイスの I/O エレメント構造 2.3. Intel® Stratix® 10 デバイスのプログラマブル IOE 機能 2.4. Intel® Stratix® 10 デバイスにおけるオンチップ I/O 終端 2.5. Intel® Stratix® 10 デバイスの外部I/O終端
2.1. Intel® Stratix® 10デバイスにおける I/O 規格と電圧レベル x
2.1.1. Intel® Stratix® 10のI/O 規格のサポート 2.1.2. I/O 規格電圧レベル
2.2. Intel® Stratix® 10 デバイスの I/O エレメント構造 x
2.2.1. Intel® Stratix® 10 デバイスのI/O バンク・アーキテクチャー 2.2.2. Intel® Stratix® 10 デバイスの I/O バッファーと I/O レジスター
2.3. Intel® Stratix® 10 デバイスのプログラマブル IOE 機能 x
2.3.1. プログラマブル出力スルーレート・コントロール 2.3.2. プログラマブル IOE 遅延 2.3.3. プログラマブル・オープンドレイン出力 2.3.4. プログラマブル・バス・ホールド 2.3.5. プログラマブル・プルアップ抵抗 2.3.6. プログラマブル・プリエンファシス 2.3.7. プログラマブル差動出力電圧 2.3.8. プログラマブル・ドライブ能力
2.4. Intel® Stratix® 10 デバイスにおけるオンチップ I/O 終端 x
2.4.1. Intel® Stratix® 10 デバイスにおけるキャリブレーションなしのRS OCT 2.4.2. Intel® Stratix® 10 デバイスにおけるキャリブレーションありのRS OCT 2.4.3. Intel® Stratix® 10 デバイスにおけるキャリブレーションありのRT OCT 2.4.4. ダイナミック OCT 2.4.5. 差動入力 RD OCT 2.4.6. Intel® Stratix® 10 デバイスの OCT キャリブレーション・ブロック
2.5. Intel® Stratix® 10 デバイスの外部I/O終端 x
2.5.1. シングルエンド I/O 終端 2.5.2. Intel® Stratix® 10 デバイスの差動 I/O 終端
2.5.2. Intel® Stratix® 10 デバイスの差動 I/O 終端 x
2.5.2.1. 差動 HSTL、SSTL、HSUL、および POD 終端 2.5.2.2. LVDS、RSDS、および Mini-LVDS の終端 2.5.2.3. LVPECL 終端
3. Intel® Stratix® 10 I/O のデザイン検討事項 x
3.1. ガイドライン : VREFソースとVREFピン 3.2. ガイドライン : 3.0 Vインターフェイスでのデバイスの絶対最大定格の観察 3.3. ガイドライン：電圧リファレンス形式および非電圧リファレンス形式のI/O規格 3.4. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない 3.5. ガイドライン : 最大 DC 電流制限 3.6. ガイドライン： 3つのVI/Oバンクすべてに1つの電圧のみを使用 3.7. ガイドライン： インテル® Stratix® 10 TX 400のI/O規格の制限 3.8. ガイドライン： Intel® Stratix® 10 GX 400そしてSX 400のI/O規格の制限
4. Intel® Stratix® 10 I/O の実装ガイド x
4.1. GPIO インテル® FPGA IP 4.2. リソース使用率とデザインのパフォーマンスの検証 4.3. タイミング 4.4. インテル® FPGA IPデザイン例 4.5. ピン・マイグレーションの互換性の検証 4.6. GPIO IP コアへの移行
4.1. GPIO インテル® FPGA IP x
4.1.1. GPIO インテル® FPGA IPのリリース情報 4.1.2. データ・パス 4.1.3. レジスターパッキング
4.1.2. データ・パス x
4.1.2.1. 入力パス 4.1.2.2. 出力および出力イネーブルパス
4.3. タイミング x
4.3.1. タイミング・コンポーネント 4.3.2. 遅延エレメント 4.3.3. タイミング解析 4.3.4. タイミング・クロージャーのガイドライン
4.3.3. タイミング解析 x
4.3.3.1. シングル・データ・レートの入力レジスター 4.3.3.2. フルレートまたはハーフレートDDIOの入力レジスター 4.3.3.3. シングル・データ・レートの出力レジスター 4.3.3.4. フルレートまたはハーフレートDDIOの出力レジスター
4.4. インテル® FPGA IPデザイン例 x
4.4.1. GPIO IPコア合成可能 インテル® Quartus® Primeデザイン例 4.4.2. シミュレーション・デザイン例の生成
4.6. GPIO IP コアへの移行 x
4.6.1. ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR、およびALTIOBUF IPコアの移行 4.6.2. ガイドライン：移行されたIP におけるdatain_h とdatain_l ポートのスワップ
5. 参照先 x
5.1. インテル® FPGA IPのパラメーター設定 5.2. インテル® FPGA IPのインターフェイス信号
5.2. インテル® FPGA IPのインターフェイス信号 x
5.2.1. 共有信号 5.2.2. データ・インターフェイスのためのデータのビット順 5.2.3. データ・インターフェイス信号と対応するクロック
1. Intel® Stratix® 10 I/O の概要
2. Intel® Stratix® 10 I/O のアーキテクチャーと機能
3. Intel® Stratix® 10 I/O のデザイン検討事項
4. Intel® Stratix® 10 I/O の実装ガイド
5. 参照先
6. Intel® Stratix® 10 汎用I/Oユーザーガイド
7. Intel® Stratix® 10汎用I/Oユーザーガイドの改訂履歴

2.3. Intel® Stratix® 10 デバイスのプログラマブル IOE 機能

表 4.   Intel® Stratix® 10プログラマブル IOE の特長の設定およびアサインメント名
特長

設定

 条件

インテル® Quartus® Prime

アサインメント名
スルー・レート・コントロール 0（低速）、1（高速）。デフォルトは1です。 RS OCT機能を使用する場合はディスエーブルされます。 SLEW_RATE
I/O 遅延 デバイス・データシートを参照してください。 —

INPUT_DELAY_CHAIN

OUTPUT_DELAY_CHAIN

オープンドレイン出力オプション オンとオフ。デフォルトはオフです。 — AUTO_OPEN_DRAIN_PINS
バスホールド オンとオフ。デフォルトはオフです。 ウィーク・プルアップ抵抗機能を使用する場合はディセーブルされます。 ENABLE_BUS_HOLD_CIRCUITRY
ウィーク・プルアップ抵抗 オンとオフ。デフォルトはオフです。 バス・ホールド機能を使用する場合はディセーブルされます。 WEAK_PULL_UP_RESISTOR
プリエンファシス 0（ディスエーブル）、1（イネーブル）。デフォルトは1。 — PROGRAMMABLE_PREEMPHASIS
差動出力電圧 Low (0)、Medium low (1)、Medium high (2)、およびHigh (3)。デフォルトは2。 — PROGRAMMABLE_VOD
表 5.   Intel® Stratix® 10プログラマブル IOE の特徴、I/O 規格およびバッファータイプのサポートこの表は、プログラマブル IOE の特徴をサポートする I/O バッファータイプと I/O 規格のリストです。各 I/O バッファータイプで使用できる I/O 規格については、関連情報を参照してください。
特徴 サポートする I/O バッファータイプ

I/O 規格サポート
LVDS I/O 3 V I/O

HPS I/O

( SoC デバイスのみ )
スルー・レート ・コントロール 11 可能 可能 可能
  • 3.0 V、3.3 V LVTTL
  • 1.2 V, 1.5 V, 1.8 V, 2.5 Vand 3.0 V/3.3 V LVCMOS
  • SSTL-18、SSTL-15、SSTL-135、SSTL-125、およびSSTL-12
  • 1.2 V、1.5 V、および1.8 V HSTL
  • HSUL-12
  • POD12
  • 差動SSTL-18、差動SSTL-15、差動SSTL-135、差動SSTL-125、および差動SSTL-12
  • 差動1.2 V、1.5 V、および1.8 V HSTL
  • 差動HSUL-12
I/O 遅延 可能 可能 —
オープンドレイン出力オプション11 可能 可能 可能
  • 3.0 V LVTTL
  • 1.2 V、1.5 V、1.8 V、および3.0 V LVCMOS
バスホールド11 可能 可能 —
ウィークプルアップ抵抗 可能 可能 可能
プリエンファシス 可能 — —
  • LVDS
  • RSDS
  • Mini-LVDS
  • LVPECL
  • OCT高速スルーレートモードの場合：
    • POD12および差動POD12
    • SSTL-12および差動SSTL-12
差動出力電圧 可能 — —
  • LVDS
  • RSDS
  • Mini-LVDS
  • LVPECL

Intel® Stratix® 10 GX 400そしてSX 400デバイスのHF35のパッケージno3.3 V I/Oバンク（バンク3C）で、弱いプルアップ制御は8ピングループベースです。 ピングループを識別するには、デバイスのピン配置ファイル「オプション機能」カラムを参照してください。たとえば、グループ名はIO33_LS[<group index>]_[<pin index>]です。


セクションの内容
プログラマブル出力スルーレート・コントロール
プログラマブル IOE 遅延
プログラマブル・オープンドレイン出力
プログラマブル・バス・ホールド
プログラマブル・プルアップ抵抗
プログラマブル・プリエンファシス
プログラマブル差動出力電圧
プログラマブル・ドライブ能力

関連情報
11 Intel® Stratix® 10 GX 400およびSX 400デバイスのHF35パッケージの3.3 V I / Oバンク（バンク3C）では使用できません。
レベル 2 の表題