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3.1. ガイドライン : VREFソースとVREFピン
3.2. ガイドライン : 3.0 Vインターフェイスでのデバイスの絶対最大定格の観察
3.3. ガイドライン:電圧リファレンス形式および非電圧リファレンス形式のI/O規格
3.4. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
3.5. ガイドライン : 最大 DC 電流制限
3.6. ガイドライン: 3つのVI/Oバンクすべてに1つの電圧のみを使用
3.7. ガイドライン: インテル® Stratix® 10 TX 400のI/O規格の制限
3.8. ガイドライン: Intel® Stratix® 10 GX 400そしてSX 400のI/O規格の制限
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4.3.3.2. フルレートまたはハーフレートDDIOの入力レジスター
フルレートとハーフレートDDIO入力レジスターの入力側は同じです。仮想クロックを使用してFPGAへのオフチップ・トランスミッターをモデル化することにより、システムを適切に制約することができます。
図 34. フルレートまたはハーフレートDDIOの入力レジスター
コマンド | コマンド例 | 説明 |
---|---|---|
create_clock | create_clock -name virtual_clock -period "200 MHz" create_clock -name ddio_in_clk -period "200 MHz" ddio_in_clk |
仮想クロックとDDIOクロックのクロック設定を作成します。 |
set_input_delay | set_input_delay -clock virtual_clock 0.25 ddio_in_data set_input_delay -add_delay -clock_fall -clock virtual_clock 0.25 ddio_in_data |
タイミング・アナライザー に、転送の正のクロックエッジおよび負のクロックエッジを解析するよう指示します。2番目の set_input_delay コマンドの -add_delay に注意してください。 |
set_false_path | set_false_path -fall_from virtual_clock -rise_to ddio_in_clk set_false_path -rise_from virtual_clock -fall_to ddio_in_clk |
タイミング・アナライザー に、負のエッジでトリガーされるレジスターへの正のクロックエッジ、および正のエッジでトリガーされるレジスターへの負のクロックエッジを無視するよう指示します。
注: ck_hr 周波数は、ck_fr 周波数の半分である必要があります。I/O PLLがクロックを駆動する場合は、derive_pll_clocks .sdc コマンドを使用することも可能です。
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