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3.1. ガイドライン : VREFソースとVREFピン
3.2. ガイドライン : 3.0 Vインターフェイスでのデバイスの絶対最大定格の観察
3.3. ガイドライン:電圧リファレンス形式および非電圧リファレンス形式のI/O規格
3.4. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
3.5. ガイドライン : 最大 DC 電流制限
3.6. ガイドライン: 3つのVI/Oバンクすべてに1つの電圧のみを使用
3.7. ガイドライン: インテル® Stratix® 10 TX 400のI/O規格の制限
3.8. ガイドライン: Intel® Stratix® 10 GX 400そしてSX 400のI/O規格の制限
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2.3.6. プログラマブル・プリエンファシス
ドライバーの V OD 設定と出力インピーダンスは、高速伝送の信号の出力電流制限を設定します。高周波数では、スルーレートが次のエッジの前にフル VODに達するほど高速ではないため、パターンに依存するジッターが発生します。プリエンファシスを適用した場合、スイッチング中に出力電流が瞬時に増幅され、出力スルーレートが増大します。
プリエンファシスは、出力信号の高周波数コンポーネントの振幅を増加させるため、伝送ラインにおける周波数依存の減衰を補償するのに役立ちます。余剰の電流によるオーバーシュートは、信号の反射によるオーバーシュートとは異なり、ステート・スイッチングの変更中にのみ生じ、出力スルーレートを高めます。また、リンギングは起こりません。必要なプリエンファシスの量は、伝送ラインにおける高周波数コンポーネントの減衰によって異なります。
図 7. プログラマブル・プリエンファシス次の図は、プリエンファシス適用時の LVDS 出力を示してます。
フィールド | アサインメント |
---|---|
接続先 | tx_out |
アサインメント名 | プログラマブル・プリエンファシス |
許容値 | 0(ディスエーブル)、1(イネーブル)。デフォルトは1。 |