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3.1. ガイドライン : VREFソースとVREFピン
3.2. ガイドライン : 3.0 Vインターフェイスでのデバイスの絶対最大定格の観察
3.3. ガイドライン:電圧リファレンス形式および非電圧リファレンス形式のI/O規格
3.4. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
3.5. ガイドライン : 最大 DC 電流制限
3.6. ガイドライン: 3つのVI/Oバンクすべてに1つの電圧のみを使用
3.7. ガイドライン: インテル® Stratix® 10 TX 400のI/O規格の制限
3.8. ガイドライン: Intel® Stratix® 10 GX 400そしてSX 400のI/O規格の制限
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2.5.2.3. LVPECL 終端
Intel® Stratix® 10 デバイスは、入力クロックピンでのみ LVPECL I/O 規格をサポートします。
- LVPECL 入力動作は、LVDS 入力バッファーを使用してサポートされます。
- LVPECL 出力動作はサポートされません。
出力バッファーの LVPECLコモンモード電圧が LVPECL 入力コモンモード電圧と整合しない場合、AC 結合を使用します。
注: インテルは、LVPECL AC/DC 結合終端を検証するために IBIS モデルを使用することを推奨します。
図 22. LVPECL AC結合終端
DC 結合 LVPECL のサポートは、LVPECL 出力コモンモード電圧が Intel® Stratix® 10 LVPECL 入力バッファー仕様の範囲内である場合に可能です。
図 23. LVPECL DC結合終端
VICM仕様について詳しくは、デバイス・データシートを参照してください。