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3.1. ガイドライン : VREFソースとVREFピン
3.2. ガイドライン : 3.0 Vインターフェイスでのデバイスの絶対最大定格の観察
3.3. ガイドライン:電圧リファレンス形式および非電圧リファレンス形式のI/O規格
3.4. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
3.5. ガイドライン : 最大 DC 電流制限
3.6. ガイドライン: 3つのVI/Oバンクすべてに1つの電圧のみを使用
3.7. ガイドライン: インテル® Stratix® 10 TX 400のI/O規格の制限
3.8. ガイドライン: Intel® Stratix® 10 GX 400そしてSX 400のI/O規格の制限
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2.4.5. 差動入力 RD OCT
Intel® Stratix® 10 デバイスのすべての I/O ピンと専用クロック入力ピンは、オンチップ差動終端である RD OCT をサポートします。 Intel® Stratix® 10 デバイスは、LVDS 規格の各差動レシーバーチャネルで100 Ωのオンチップ差動終端オプションを提供します。
インテル® Quartus® Primeソフトウェアの Assignment Editor で、オンチップ終端をイネーブルできます。
図 14. オンチップ差動 I/O 終端
フィールド | アサインメント |
---|---|
To | rx_in |
アサインメント名 | 入力終端 |
値 | 差動 |