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3.1. ガイドライン : VREFソースとVREFピン
3.2. ガイドライン : 3.0 Vインターフェイスでのデバイスの絶対最大定格の観察
3.3. ガイドライン:電圧リファレンス形式および非電圧リファレンス形式のI/O規格
3.4. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
3.5. ガイドライン : 最大 DC 電流制限
3.6. ガイドライン: 3つのVI/Oバンクすべてに1つの電圧のみを使用
3.7. ガイドライン: インテル® Stratix® 10 TX 400のI/O規格の制限
3.8. ガイドライン: Intel® Stratix® 10 GX 400そしてSX 400のI/O規格の制限
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2.3.3. プログラマブル・オープンドレイン出力
プログラム可能なオープンドレイン出力は、出力バッファーへのロジックがハイのときに、出力にハイインピーダンス状態を提供します。出力バッファーへのロジックが低い場合、出力は低くなります。
複数のオープンドレイン出力をワイヤに接続できます。この接続タイプは論理OR関数のようなもので、一般にアクティブローワイヤードOR回路と呼ばれます。出力の少なくとも1つが論理0状態(アクティブ)の場合、回路は電流をシンクし、ラインを低電圧にします。
複数のデバイスをバスに接続する場合は、オープンドレイン出力を使用できます。たとえば、任意のデバイスによって、または割り込みとしてアサートできるシステムレベルの制御信号にオープンドレイン出力を使用できます。
次のいずれかの方法を使用して、オープンドレイン出力割り当てを有効にできます。
- OPNDRNプリミティブを使用してトライステートバッファーを設計します。
- インテル® Quartus® PrimeソフトウェアでのAuto Open-Drain Pinsオプションをオンにします。
注: 出力電圧をVi(DC)レベルより高く引き上げないでください。IntelはHSPICEシミュレーションを実行して、選択したトポロジの出力電圧を確認することを推奨します。出力電圧が受信デバイスのVIHおよびVIL要件を満たしていることを確認する必要があります。