インテルのみ表示可能 — GUID: sam1412835920614
Ixiasoft
3.1. ガイドライン : VREFソースとVREFピン
3.2. ガイドライン : 3.0 Vインターフェイスでのデバイスの絶対最大定格の観察
3.3. ガイドライン:電圧リファレンス形式および非電圧リファレンス形式のI/O規格
3.4. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
3.5. ガイドライン : 最大 DC 電流制限
3.6. ガイドライン: 3つのVI/Oバンクすべてに1つの電圧のみを使用
3.7. ガイドライン: インテル® Stratix® 10 TX 400のI/O規格の制限
3.8. ガイドライン: Intel® Stratix® 10 GX 400そしてSX 400のI/O規格の制限
インテルのみ表示可能 — GUID: sam1412835920614
Ixiasoft
4.3.4. タイミング・クロージャーのガイドライン
GPIO入力レジスターの場合、入力遅延チェーンを設定しないと、入力I/O転送がホールドタイムに失敗する可能性があります。この障害は、クロック遅延がデータ遅延よりも大きいために発生します。
ホールド時間を満たすには、入力遅延チェーンを使用して入力データパスに遅延を追加します。一般に、入力遅延チェーンは、-1 のスピードグレードでステップごとに約30 ps です。タイミングを満たすためにおおよその入力遅延チェーン設定を取得するには、負のホールドスラックを60 ps で割ります。
ただし、I/O PLL がGPIO 入力レジスター (Simple Register またはDDIO モード) のクロックを駆動する場合は、補償モードをソース同期モードに設定できます。フィッターは、入力I/O タイミング解析のより良いセットアップとホールドスラックのためにI/O PLL を構成しようとします。
GPIO出力および出力イネーブルレジスターの場合、出力および出力イネーブル遅延チェーンを使用して、出力データおよびクロックに遅延を追加できます。
- セットアップ時間違反が発生した場合は、出力クロック遅延チェーンの設定を増加することができます。
- ホールド時間違反が発生した場合は、出力データ遅延チェーンの設定を増加することができます。