インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザインのコンパイル

ダウンロード PDF
ID 683236
日付 6/26/2023
Public
ドキュメント目次
ドキュメント目次 x
1. デザインのコンパイル 2. コンパイル時間の短縮 3. インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザインのコンパイルのアーカイブ A. インテル® Quartus® Primeプロ・エディションのユーザーガイド
1. デザインのコンパイル x
1.1. コンパイルの概要 1.2. Compilation Dashboardの使用 1.3. デザイン・ネットリストのインフラストラクチャー (ベータ版) 1.4. デザインの合成 1.5. デザインの配置配線 1.6. インクリメンタル最適化フロー 1.7. Fast Forwardコンパイルフロー 1.8. フルコンパイル・フロー 1.9. コンパイル結果のエクスポート 1.10. 他のEDAツールの統合 1.11. 合成言語のサポート 1.12. コンパイラーの最適化手法 1.13. 合成設定のリファレンス 1.14. フィッター設定のリファレンス 1.15. デザインのコンパイルの改訂履歴
1.1. コンパイルの概要 x
1.1.1. コンパイルフロー 1.1.2. コンパイル階層 1.1.3. コンパイルの監視
1.3. デザイン・ネットリストのインフラストラクチャー (ベータ版) x
1.3.1. RTLアナライザー (ベータ版) の使用 1.3.2. デザイン合成後の早期タイミング解析 (ベータ版) 1.3.3. DNIの使用例
1.3.1. RTLアナライザー (ベータ版) の使用 x
1.3.1.1. Sweep Hints Viewer 1.3.1.2. Connectivity Tracer 1.3.1.3. Object Set Console 1.3.1.4. モジュール・インターフェイス 1.3.1.5. バンドル・インスタンス 1.3.1.6. 未接続ピンの自動非表示 1.3.1.7. ポートとネットのフィルタリング 1.3.1.8. 接続の展開
1.3.2. デザイン合成後の早期タイミング解析 (ベータ版) x
1.3.2.1. RTLでのSynopsys* Design Constraint (SDC) 1.3.2.2. 合成後のスタティック・タイミング解析 (STA) 1.3.2.3. インテル® Quartus® Prime開発ソフトウェアで使用されるSDCファイルの種類
1.3.2.1. RTLでのSynopsys* Design Constraint (SDC) x
1.3.2.1.1. RTLでのSDCに向けたSDCファイルの登録 1.3.2.1.2. RTL SDC制約の適用 1.3.2.1.3. RTL SDC制約の検査 1.3.2.1.4. RTLでのSDCに向けたSDCファイルにおける制約の作成
1.3.3. DNIの使用例 x
1.3.3.1. DNI Tclコマンドを使用してのルーチンタスクのスクリプティング 1.3.3.2. Tclコマンドを使用してのDNIネットリストの走査
1.4. デザインの合成 x
1.4.1. 合成の実行 1.4.2. 合成レポートの表示 1.4.3. 合成における動的レポートの表示
1.4.1. 合成の実行 x
1.4.1.1. 合成時におけるレジスターの保持 1.4.1.2. 監視とデバッグに向けた信号の保持
1.5. デザインの配置配線 x
1.5.1. フィッターの実行 1.5.2. フィッターレポートの表示
1.5.1. フィッターの実行 x
1.5.1.1. フィッターのコマンド 1.5.1.2. 物理合成最適化の有効化と無効化
1.5.2. フィッターレポートの表示 x
1.5.2.1. Plan Stageのレポート 1.5.2.2. Place Stageのレポート 1.5.2.3. Route Stageのレポート 1.5.2.4. Retime Stageのレポート 1.5.2.5. Finalize Stageのレポート
1.5.2.2. Place Stageのレポート x
1.5.2.2.1. Global Signal Visualizationレポート
1.5.2.3. Route Stageのレポート x
1.5.2.3.1. Global Router Congestion Hotspot Summaryレポート 1.5.2.3.2. Global Router Wire Utilization Mapレポート
1.6. インクリメンタル最適化フロー x
1.6.1. 合成またはフィット時の同時解析 1.6.2. コンパイラー・スナップショットの解析 1.6.3. Planステージ後のペリフェラル (I/O) の検証
1.6.2. コンパイラー・スナップショットの解析 x
1.6.2.1. スナップショット・ビューアーの実行
1.6.2.1. スナップショット・ビューアーの実行 x
1.6.2.1.1. スナップショット・ビューアーでの不合格パスの解析 1.6.2.1.2. スナップショット・ビューアーでのクロック解析 1.6.2.1.3. スナップショット・ビューアーを使用しての高ファンアウト・ネットの解析 1.6.2.1.4. スナップショット・ビューアーを使用してのタイミング制約の検証 1.6.2.1.5. スナップショット・ビューアーを使用しての輻輳解析
1.7. Fast Forwardコンパイルフロー x
1.7.1. ステップ1: レジスター・リタイミングの実行 1.7.2. ステップ2: リタイミング結果の確認 1.7.3. ステップ3: Fast Forwardコンパイルの実行 1.7.4. ステップ4: Fast Forward結果の確認 1.7.5. ステップ5: Fast Forwardによる推奨事項の実装 1.7.6. リタイミングの制限と対処方法
1.7.2. ステップ2: リタイミング結果の確認 x
1.7.2.1. クリティカル・チェーンの検索
1.7.3. ステップ3: Fast Forwardコンパイルの実行 x
1.7.3.1. 階層ごとのFast Forwardコンパイル 1.7.3.2. HyperFlexの設定
1.7.4. ステップ4: Fast Forward結果の確認 x
1.7.4.1. Clock Fmax Summaryレポート 1.7.4.2. Fast Forward Detailsレポート
1.8. フルコンパイル・フロー x
1.8.1. 一時的な最適化モードでのフルコンパイル・フロー
1.9. コンパイル結果のエクスポート x
1.9.1. バージョン互換のコンパイル・データベースのエクスポート 1.9.2. バージョン互換のコンパイル・データベースのインポート 1.9.3. デザイン・パーティションの作成 1.9.4. デザイン・パーティションのエクスポート 1.9.5. デザイン・パーティションの再利用 1.9.6. Quartusデータベース・ファイル情報の表示 1.9.7. コンパイル結果の消去
1.9.6. Quartusデータベース・ファイル情報の表示 x
1.9.6.1. QDBファイルの属性タイプ
1.10. 他のEDAツールの統合 x
1.10.1. 他のEDAツールに向けたVQMネットリストの生成
1.11. 合成言語のサポート x
1.11.1. VerilogおよびSystemVerilog合成のサポート 1.11.2. VHDL合成のサポート
1.11.1. VerilogおよびSystemVerilog合成のサポート x
1.11.1.1. Verilog HDL入力の設定 (Settingsダイアログボックス) 1.11.1.2. デザイン・ライブラリー 1.11.1.3. Verilog HDLコンフィグレーション 1.11.1.4. 初期のコンストラクトとメモリー・システム・タスク 1.11.1.5. Verilog HDLのマクロ
1.11.1.3. Verilog HDLコンフィグレーション x
1.11.1.3.1. 階層デザインのコンフィグレーション
1.11.2. VHDL合成のサポート x
1.11.2.1. VHDL入力の設定 (Settingsダイアログボックス) 1.11.2.2. VHDL規格のライブラリーとパッケージ 1.11.2.3. VHDL waitコンストラクト 1.11.2.4. VHDL-2019条件解析ツールのディレクティブ
1.12. コンパイラーの最適化手法 x
1.12.1. コンパイラーの最適化モード 1.12.2. レジスター・リタイミングの許可 1.12.3. ゲート使用クロックの自動変換 1.12.4. 中間フィッターステージのスナップショットの有効化 1.12.5. Fast Preserveオプション 1.12.6. フラクタル合成の最適化
1.12.6. フラクタル合成の最適化 x
1.12.6.1. フラクタル合成の有効化または無効化
1.13. 合成設定のリファレンス x
1.13.1. 合成における高度な設定
2. コンパイル時間の短縮 x
2.1. コンパイル結果に影響を与える要因 2.2. 総コンパイル時間を短縮する戦略 2.3. 合成時間および合成ネットリスト最適化時間の短縮 2.4. 配置時間の短縮 2.5. 配線時間の短縮 2.6. スタティック・タイミング解析時間の短縮 2.7. プロセスの優先順位の設定 2.8. コンパイル時間の短縮の改訂履歴
2.2. 総コンパイル時間を短縮する戦略 x
2.2.1. ECOコンパイルフローの実行 2.2.2. マルチプロセッサー・コンパイルの有効化 2.2.3. ブロックベースのコンパイルの使用
2.2.2. マルチプロセッサー・コンパイルの有効化 x
2.2.2.1. プロセッサーのベースクロック周波数 2.2.2.2. ランダム・アクセス・メモリー (RAM) 2.2.2.3. ストレージ
2.3. 合成時間および合成ネットリスト最適化時間の短縮 x
2.3.1. 合成時間および合成ネットリスト最適化時間を短縮する設定 2.3.2. 適切なコーディング・スタイルを使用しての合成時間の短縮
2.4. 配置時間の短縮 x
2.4.1. Placement Effort Multiplierの設定
2.5. 配線時間の短縮 x
2.5.1. Chip Plannerによる配線輻輳の特定
2.5.1. Chip Plannerによる配線輻輳の特定 x
2.5.1.1. 配線の輻輳がある領域 2.5.1.2. HDLコーディング・スタイルが原因の輻輳
1. デザインのコンパイル
2. コンパイル時間の短縮
3. インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザインのコンパイルのアーカイブ
A. インテル® Quartus® Primeプロ・エディションのユーザーガイド

1.7.6. リタイミングの制限と対処方法

コンパイラーは、Hyper-Retimingによって最適化をさらに行う場合に制限となるデザイン内のレジスターチェーンを識別します。コンパイラーは、このような関連レジスター間パスをクリティカル・チェーンと呼びます。クリティカル・チェーンおよび関連付けられているクロックドメインの fMAX は、レジスター間パスの平均遅延、および配線ワイヤーなどの分割できない回路要素の量子化遅延によって制限されます。 さまざまな状況がリタイミングの制限を引き起こします。リタイミングの制限は、ハードウェアの特性やソフトウェアの動作に起因するものや、デザインに固有の問題などがあります。Retiming Limit Details は、リタイミングをさらに行う際の妨げとなる制限理由、およびチェーンを構成するレジスターと組み合わせノードをレポートとして提供します。Fast Forwardの推奨事項では、クリティカル・チェーンを除去し、さらにレジスターのリタイミングを行うための手順が一覧で提供されます。

次のシンプルなクリティカル・チェーンの図において、赤い線は同じクリティカル・チェーンを表しています。タイミング制約により、レジスターAが前方にリタイミングされないようになっています。また、タイミング制約により、レジスターBが後方にリタイミングされないようになっています。レジスターAとレジスターBが同じレジスターである場合は、ループが発生します。

図 92. クリティカル・チェーン例

クリティカル・チェーンに関するFast Forwardの推奨事項には次のようなものがあります。

  • チェーン内の「長いパス」の遅延を減らします。標準的なタイミング・クロージャー手法を使用して遅延を削減します。組み合わせロジック、最適ではない配置、配線の輻輳などがパス遅延の原因になります。
  • チェーン内の「長いパス」にさらにパイプライン・ステージを挿入します。長いパスはクリティカル・チェーンの一部で、レジスター間の遅延が最も大きくなります。
  • 遅延を増やします (チェーン内の「短いパス」にパイプライン・ステージを追加する)。

他にも、さまざまな理由により、クリティカル・チェーンの特定のレジスターによってパフォーマンスが制限されることがあります。コンパイラーは、リタイミングによって最適化をさらに行う場合の制限となる理由を次のように分類します。

  • レジスター不足
  • ループ
  • 短いパス/長いパス
  • パスの制限

特定のクリティカル・チェーンがデザインのパフォーマンスを制限している理由を把握したら、RTLを変更してボトルネックを解消し、パフォーマンスを向上させることができます。

表 24.  さまざまなデザイン条件に対するHyper-Registerのサポート
デザイン条件 Hyper-Registerのサポート
初期条件を維持することができない Hyper-Registerは初期条件をサポートします。ただし、すべてのレジスターの初期条件ステージを維持する場合は、一部のリタイミング操作を実行することができません (つまりHyper-Registerのマージおよび複製)。この条件がデザインで発生している場合、フィッターは、このようなレジスターのリタイミングを行いません。このリタイミング制限により、レジスターのリタイミングがデザインの機能に影響を与えないことが保証されます。
レジスターに非同期クリアがある Hyper-Registerは、データおよびクロック入力のみをサポートします。Hyper-Registerには、非同期クリア、プリセット、イネーブルなどのコントロール信号がありません。フィッターでは、非同期クリアのあるレジスターをリタイミングすることはできません。非同期クリアは、ステートマシンやコントロール・ロジックなど、必要な場合にのみ使用します。多くの場合は、データパスの多くの部分で非同期クリアを回避または削除することができます。
レジスターで非同期信号を駆動している このデザイン条件は、非同期リセットを使用するデザインに固有です。非同期クリアでリセットされるレジスターの数を減らすことに重点を置きます。
レジスターにdon’t touchまたはpreserve属性がある コンパイラーは、このような属性をもつレジスターのリタイミングを行いません。preserve 属性を使用して高ファンアウト信号のレジスター複製を管理している場合は、preserve 属性を削除してみてください。コンパイラーにより、高ファンアウト・レジスターのリタイミングをそれぞれの到達先への配線パスに沿って行うことができる場合があります。もしくは、dont_merge 属性を使用します。コンパイラーは、ALM、DDIO、シングルポートRAM、およびDSPブロックでレジスターをリタイミングします。
レジスターがクロックソースである このデザイン条件は一般的ではありません。特に、デザインのパフォーマンスがクリティカルな部分ではあまり見られません。このリタイミング制限によって必要なパフォーマンスを達成できない場合は、レジスターではなくPLLでクロックを生成できないかを検討します。
レジスターがパーティション境界である この条件は、デザイン・パーティションを使用するデザインに固有です。このリタイミング制限によって必要なパフォーマンスを達成できない場合は、レジスターをパーティション境界内に追加し、Hyper-Retimingを行います。
レジスターがECOによって変更されるブロックタイプである この制限は一般的ではありません。ECOを行うのではなく、デザインソースで機能の変更を行い再コンパイルすることで、この制限を回避します。
レジスターの位置が不明なブロックである この制限は一般的ではありません。多くの場合、この条件は、該当するブロックタイプに隣接するレジスターを追加することで、回避することができます。
レジスターがRTL内でラッチとして記述されている Hyper-Registerではラッチを実装することができません。RTLのコーディングの問題 (不完全な割り当てなど) により、コンパイラーでラッチが推論されます。ラッチを実装しない場合は、RTLを変更します。
レジスターの位置がI/O境界である すべてのデザインにはI/Oが含まれます。パイプライン・ステージをI/O境界の隣に追加し、Hyper-Retimingを行います。
組み合わせノードが特別なソースから供給されている この条件は一般的ではありません。特に、デザインのパフォーマンスがクリティカルな部分ではあまり見られません。
レジスターがローカルに配線されたクロックによって駆動されている 専用クロック・ネットワークによってのみHyper-Registerにクロックを提供します。配線ファブリックを使用してクロック信号を分配することは一般的ではありません。特に、デザインのパフォーマンスがクリティカルな部分ではあまり見られません。代わりに、小さなクロック領域の実装を検討します。
レジスターがタイミング例外のエンドポイントである コンパイラーは、.sdc 制約のソースまたは宛先のレジスターのリタイミングを行いません。
レジスターの入力または出力が反転している この条件は一般的ではありません。
レジスターがシンクロナイザー・チェーンの一部である フィッターは、シンクロナイザー・チェーンを最適化して平均故障間隔 (MTBF) を大きくします。また、コンパイラーは、シンクロナイザー・チェーンの一部として検出またはマークされたレジスターのリタイミングを行いません。シンクロナイザー・チェーンに隣接するクロックドメイン境界でパイプライン・ステージを追加すると、リタイミングを柔軟に行うことができるようになります。または、該当するシンクロナイザー・チェーンの Synchronization Register Chain Length の検出数 (デフォルトは3) を小さくすることもできます。場合によっては、シンクロナイザー・チェーンは必要ないため、推論されるべきではありません。
レジスターに複数の周期要件がある (パスがクロック交差境界にあるレジスターで開始または終了する) この状況はクロック交差境界で発生します。ここでは、レジスターはある周波数のクロックでデータをラッチし、別の周波数で動作しているレジスターにファンアウトします。コンパイラーは、クロック交差境界のレジスターをリタイミングしません。パイプライン・ステージをクロックドメイン境界のどちらか一方に追加し、リタイミングに柔軟性をもたせることを検討します。
レベル 2 の表題