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1.1. コンパイルの概要
1.2. Compilation Dashboardの使用
1.3. デザイン・ネットリストのインフラストラクチャー (ベータ版)
1.4. デザインの合成
1.5. デザインの配置配線
1.6. インクリメンタル最適化フロー
1.7. Fast Forwardコンパイルフロー
1.8. フルコンパイル・フロー
1.9. コンパイル結果のエクスポート
1.10. 他のEDAツールの統合
1.11. 合成言語のサポート
1.12. コンパイラーの最適化手法
1.13. 合成設定のリファレンス
1.14. フィッター設定のリファレンス
1.15. デザインのコンパイルの改訂履歴
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2.6. スタティック・タイミング解析時間の短縮
タイミングに重点を置く合成を実行している場合、 インテル® Quartus® Prime開発ソフトウェアは、Analysis & Synthesis時にタイミング・アナライザーを実行します。
インテル® Quartus® Primeのフィッターはまた、配置配線時にタイミング・アナライザーを実行します。 Synopsys* Design Constraints File (.sdc) に不正な制約がある場合、 インテル® Quartus® Prime開発ソフトウェアは、制約の処理を何度も行い不要な時間を費やすことがあります。
- デザインにフォルスパスやマルチサイクル・パスを指定しないと、タイミング・アナライザーでは、デザインに関係のないパスを解析することがあります。
- .sdc ファイルで制約を再定義すると、タイミング・アナライザーでは、それらの処理にさらに時間を費やすことがあります。このような状況を回避するには、Synopsisデザイン制約が再定義されていることを示すコンパイルメッセージがあるかを確認し、.sdc ファイルを更新します。
- デザインに正しいタイミング制約を指定していることを確認します。ソフトウェアではデザインの意図を想定する (例えば、パスをフォルスパスやマルチサイクル・パスとみなす) ことができません。このような割り当てを正しく指定することで、タイミング・アナライザーでそれらのパスの解析を省略し、フィッターで余分な時間を費やしそれらのパスを最適化しないようにします。