インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザインのコンパイル

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ID 683236
日付 6/26/2023
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ドキュメント目次
ドキュメント目次 x
1. デザインのコンパイル 2. コンパイル時間の短縮 3. インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザインのコンパイルのアーカイブ A. インテル® Quartus® Primeプロ・エディションのユーザーガイド
1. デザインのコンパイル x
1.1. コンパイルの概要 1.2. Compilation Dashboardの使用 1.3. デザイン・ネットリストのインフラストラクチャー (ベータ版) 1.4. デザインの合成 1.5. デザインの配置配線 1.6. インクリメンタル最適化フロー 1.7. Fast Forwardコンパイルフロー 1.8. フルコンパイル・フロー 1.9. コンパイル結果のエクスポート 1.10. 他のEDAツールの統合 1.11. 合成言語のサポート 1.12. コンパイラーの最適化手法 1.13. 合成設定のリファレンス 1.14. フィッター設定のリファレンス 1.15. デザインのコンパイルの改訂履歴
1.1. コンパイルの概要 x
1.1.1. コンパイルフロー 1.1.2. コンパイル階層 1.1.3. コンパイルの監視
1.3. デザイン・ネットリストのインフラストラクチャー (ベータ版) x
1.3.1. RTLアナライザー (ベータ版) の使用 1.3.2. デザイン合成後の早期タイミング解析 (ベータ版) 1.3.3. DNIの使用例
1.3.1. RTLアナライザー (ベータ版) の使用 x
1.3.1.1. Sweep Hints Viewer 1.3.1.2. Connectivity Tracer 1.3.1.3. Object Set Console 1.3.1.4. モジュール・インターフェイス 1.3.1.5. バンドル・インスタンス 1.3.1.6. 未接続ピンの自動非表示 1.3.1.7. ポートとネットのフィルタリング 1.3.1.8. 接続の展開
1.3.2. デザイン合成後の早期タイミング解析 (ベータ版) x
1.3.2.1. RTLでのSynopsys* Design Constraint (SDC) 1.3.2.2. 合成後のスタティック・タイミング解析 (STA) 1.3.2.3. インテル® Quartus® Prime開発ソフトウェアで使用されるSDCファイルの種類
1.3.2.1. RTLでのSynopsys* Design Constraint (SDC) x
1.3.2.1.1. RTLでのSDCに向けたSDCファイルの登録 1.3.2.1.2. RTL SDC制約の適用 1.3.2.1.3. RTL SDC制約の検査 1.3.2.1.4. RTLでのSDCに向けたSDCファイルにおける制約の作成
1.3.3. DNIの使用例 x
1.3.3.1. DNI Tclコマンドを使用してのルーチンタスクのスクリプティング 1.3.3.2. Tclコマンドを使用してのDNIネットリストの走査
1.4. デザインの合成 x
1.4.1. 合成の実行 1.4.2. 合成レポートの表示 1.4.3. 合成における動的レポートの表示
1.4.1. 合成の実行 x
1.4.1.1. 合成時におけるレジスターの保持 1.4.1.2. 監視とデバッグに向けた信号の保持
1.5. デザインの配置配線 x
1.5.1. フィッターの実行 1.5.2. フィッターレポートの表示
1.5.1. フィッターの実行 x
1.5.1.1. フィッターのコマンド 1.5.1.2. 物理合成最適化の有効化と無効化
1.5.2. フィッターレポートの表示 x
1.5.2.1. Plan Stageのレポート 1.5.2.2. Place Stageのレポート 1.5.2.3. Route Stageのレポート 1.5.2.4. Retime Stageのレポート 1.5.2.5. Finalize Stageのレポート
1.5.2.2. Place Stageのレポート x
1.5.2.2.1. Global Signal Visualizationレポート
1.5.2.3. Route Stageのレポート x
1.5.2.3.1. Global Router Congestion Hotspot Summaryレポート 1.5.2.3.2. Global Router Wire Utilization Mapレポート
1.6. インクリメンタル最適化フロー x
1.6.1. 合成またはフィット時の同時解析 1.6.2. コンパイラー・スナップショットの解析 1.6.3. Planステージ後のペリフェラル (I/O) の検証
1.6.2. コンパイラー・スナップショットの解析 x
1.6.2.1. スナップショット・ビューアーの実行
1.6.2.1. スナップショット・ビューアーの実行 x
1.6.2.1.1. スナップショット・ビューアーでの不合格パスの解析 1.6.2.1.2. スナップショット・ビューアーでのクロック解析 1.6.2.1.3. スナップショット・ビューアーを使用しての高ファンアウト・ネットの解析 1.6.2.1.4. スナップショット・ビューアーを使用してのタイミング制約の検証 1.6.2.1.5. スナップショット・ビューアーを使用しての輻輳解析
1.7. Fast Forwardコンパイルフロー x
1.7.1. ステップ1: レジスター・リタイミングの実行 1.7.2. ステップ2: リタイミング結果の確認 1.7.3. ステップ3: Fast Forwardコンパイルの実行 1.7.4. ステップ4: Fast Forward結果の確認 1.7.5. ステップ5: Fast Forwardによる推奨事項の実装 1.7.6. リタイミングの制限と対処方法
1.7.2. ステップ2: リタイミング結果の確認 x
1.7.2.1. クリティカル・チェーンの検索
1.7.3. ステップ3: Fast Forwardコンパイルの実行 x
1.7.3.1. 階層ごとのFast Forwardコンパイル 1.7.3.2. HyperFlexの設定
1.7.4. ステップ4: Fast Forward結果の確認 x
1.7.4.1. Clock Fmax Summaryレポート 1.7.4.2. Fast Forward Detailsレポート
1.8. フルコンパイル・フロー x
1.8.1. 一時的な最適化モードでのフルコンパイル・フロー
1.9. コンパイル結果のエクスポート x
1.9.1. バージョン互換のコンパイル・データベースのエクスポート 1.9.2. バージョン互換のコンパイル・データベースのインポート 1.9.3. デザイン・パーティションの作成 1.9.4. デザイン・パーティションのエクスポート 1.9.5. デザイン・パーティションの再利用 1.9.6. Quartusデータベース・ファイル情報の表示 1.9.7. コンパイル結果の消去
1.9.6. Quartusデータベース・ファイル情報の表示 x
1.9.6.1. QDBファイルの属性タイプ
1.10. 他のEDAツールの統合 x
1.10.1. 他のEDAツールに向けたVQMネットリストの生成
1.11. 合成言語のサポート x
1.11.1. VerilogおよびSystemVerilog合成のサポート 1.11.2. VHDL合成のサポート
1.11.1. VerilogおよびSystemVerilog合成のサポート x
1.11.1.1. Verilog HDL入力の設定 (Settingsダイアログボックス) 1.11.1.2. デザイン・ライブラリー 1.11.1.3. Verilog HDLコンフィグレーション 1.11.1.4. 初期のコンストラクトとメモリー・システム・タスク 1.11.1.5. Verilog HDLのマクロ
1.11.1.3. Verilog HDLコンフィグレーション x
1.11.1.3.1. 階層デザインのコンフィグレーション
1.11.2. VHDL合成のサポート x
1.11.2.1. VHDL入力の設定 (Settingsダイアログボックス) 1.11.2.2. VHDL規格のライブラリーとパッケージ 1.11.2.3. VHDL waitコンストラクト 1.11.2.4. VHDL-2019条件解析ツールのディレクティブ
1.12. コンパイラーの最適化手法 x
1.12.1. コンパイラーの最適化モード 1.12.2. レジスター・リタイミングの許可 1.12.3. ゲート使用クロックの自動変換 1.12.4. 中間フィッターステージのスナップショットの有効化 1.12.5. Fast Preserveオプション 1.12.6. フラクタル合成の最適化
1.12.6. フラクタル合成の最適化 x
1.12.6.1. フラクタル合成の有効化または無効化
1.13. 合成設定のリファレンス x
1.13.1. 合成における高度な設定
2. コンパイル時間の短縮 x
2.1. コンパイル結果に影響を与える要因 2.2. 総コンパイル時間を短縮する戦略 2.3. 合成時間および合成ネットリスト最適化時間の短縮 2.4. 配置時間の短縮 2.5. 配線時間の短縮 2.6. スタティック・タイミング解析時間の短縮 2.7. プロセスの優先順位の設定 2.8. コンパイル時間の短縮の改訂履歴
2.2. 総コンパイル時間を短縮する戦略 x
2.2.1. ECOコンパイルフローの実行 2.2.2. マルチプロセッサー・コンパイルの有効化 2.2.3. ブロックベースのコンパイルの使用
2.2.2. マルチプロセッサー・コンパイルの有効化 x
2.2.2.1. プロセッサーのベースクロック周波数 2.2.2.2. ランダム・アクセス・メモリー (RAM) 2.2.2.3. ストレージ
2.3. 合成時間および合成ネットリスト最適化時間の短縮 x
2.3.1. 合成時間および合成ネットリスト最適化時間を短縮する設定 2.3.2. 適切なコーディング・スタイルを使用しての合成時間の短縮
2.4. 配置時間の短縮 x
2.4.1. Placement Effort Multiplierの設定
2.5. 配線時間の短縮 x
2.5.1. Chip Plannerによる配線輻輳の特定
2.5.1. Chip Plannerによる配線輻輳の特定 x
2.5.1.1. 配線の輻輳がある領域 2.5.1.2. HDLコーディング・スタイルが原因の輻輳
1. デザインのコンパイル
2. コンパイル時間の短縮
3. インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザインのコンパイルのアーカイブ
A. インテル® Quartus® Primeプロ・エディションのユーザーガイド

1.12.1. コンパイラーの最適化モード

次の最適化モードのいずれかを有効にして、コンパイラーによる最適化作業の重点を選択します。デフォルトの設定の Balanced は、最適化とコンパイル時間のバランスを考慮する戦略です。または、最適化の重点を Performance、Area、Routability、Power、または Compile Time にすることもできます。この設定は、合成結果とフィット結果に影響します。
表 32.  最適化モード (Compiler Settingsページ)

最適化モード

詳細

 備考

Balanced

(通常のフロー)

コンパイラーは合成を最適化し、タイミング制約を考慮したバランスの良い実装を目指します。

 デフォルトの設定で、最適化作業とコンパイル時間のバランスを考慮します。

High performance effort

コンパイラーは、配置配線時のタイミング最適化作業を増やします。また、タイミングに関連する物理合成最適化を有効にします (レジスターごとの最適化設定)。

 最適化作業の追加にともないコンパイル時間が長くなります。
High performance with maximum placement effort High Performance Effort と同じコンパイラー最適化を有効にし、さらに配置の最適化作業を追加します。 最適化作業の追加にともないコンパイル時間が長くなります。
High performance with aggressive power effort High performance effort と同じコンパイラー最適化を有効にします。また、最適化作業を追加実行し、ダイナミック消費電力を低減します。 最適化作業の追加にともないコンパイル時間が長くなります。
Superior performance High performance effort と同じコンパイラー最適化を有効にします。また、Analysis & Synthesis時にさらに最適化を追加して、デザイン・パフォーマンスを最大限に引き上げます。ロジック領域が増加する可能性があります。 デザインの使用率が非常に高い場合、このモードではフィットが困難になる可能性があります。これは、全体的な最適化の品質に悪影響をおよぼす可能性もあります。
Superior performance with maximum placement effort Superior performance と同じコンパイラー最適化を有効にし、さらに配置の最適化作業を追加します。 最適化作業の追加にともないコンパイル時間が長くなります。
Aggressive Area (パフォーマンスが低下します)

コンパイラーでは、デザインの実装に必要なデバイス領域の削減に向けて積極的な作業を行います。その際に、デザイン・パフォーマンスが犠牲になる可能性があります。

 このモードではパフォーマンスが低下します。
High placement routability effort コンパイラーによる作業は、デザインの配線により重点を置いたものになります。その際に、デザイン領域、パフォーマンス、およびコンパイル時間が犠牲になる可能性があります。コンパイラーは、時間をさらに費やすことで配線使用率を削減します。これにより、配線の向上、およびダイナミック消費電力の低減が可能になります。 最適化作業の追加にともないコンパイル時間が長くなります。
High packing routability effort コンパイラーによる作業は、デザインの配線により重点を置いたものになります。その際に、デザイン領域、パフォーマンス、およびコンパイル時間が犠牲になる可能性があります。コンパイラーは、時間をさらに費やすことでレジスターのパッキングを行います。これにより、配線の向上、およびダイナミック消費電力の低減が可能になります。 最適化作業の追加にともないコンパイル時間が長くなります。
Optimize netlist for routability コンパイラーは、ネットリストの変更を実装し、配線を向上させます。その際に、パフォーマンスが犠牲になる可能性があります。 最適化作業の追加にともないコンパイル時間が長くなります。このモードでは、パフォーマンスが低下する可能性があります。

Aggressive power

(パフォーマンスが低下します)

低消費電力の実現に向けて合成を最適化する積極的な作業を行います。コンパイラーは、指定されている、または予測されるトグルレートが最も高い信号の配線使用率をさらに削減することで、ダイナミック消費電力をさらに低減します。ただし、パフォーマンスに影響する可能性があります。

 このモードではパフォーマンスが低下します。

Aggressive Compile Time (パフォーマンスが低下します)

このモードは、デザインの初期の反復時に特に役立ちます。コンパイルの実行時間を30% (平均) 短縮しますが、デザインの fMAX が15% (平均) 犠牲になります。実行時間の短縮は、作業量およびパフォーマンスの最適化を減らすことによって実現されます。このモードでは、一部の詳細レポート機能も無効になります。

このモードでは、作業量の多いモードとほぼ相関するフロー全体のタイミング見積もりが最速で生成されます。
  • このモードではパフォーマンスが低下します。
  • 作業レベルを下げると、特に非常に混雑したデザインでフィットができなくなる可能性があります。この可能性を軽減するには、デザインの混雑している部分の配置をパーティションにして制約する、もしくは作業量の多いモードまたはより良い配線を目指すモードを使用します。
  • このモードでは、フル作業のコンパイルと同じクリティカル・パスが識別されない場合があります (コンパイラーのシードによる影響と同様)。
  • このモードでは、一部の詳細レポート機能が無効になります。また、他の .qsf 設定ではオーバーライドできない .qsf 設定が有効になります。
Fast Functional Test (ホールドタイムの最適化のみ)

このモードでは、最小限のコンパイル時間で .sof ビットストリーム・ファイルを生成します。このファイルは、オンボードの機能テストに使用することができます。このモードでは、Aggressive Compile Timeモードよりもさらにコンパイル時間が短縮されます。これを実現するため、タイミングの最適化をホールド要件にのみ制限しています。

  • 作業レベルを下げると、特に非常に混雑したデザインでフィットができなくなる可能性があります。この可能性を軽減するには、デザインの混雑している部分の配置をパーティションにして制約する、もしくは作業量の多いモードまたはより良い配線を目指すモードを使用します。このドキュメントのパーティションの作成の項、およびインテルQuartus Primeプロ・エディションのユーザーガイド: デザインの制約を参照してください。
  • このモードでは、PLLインテルFPGA IPのロック範囲外のクロック速度が必要になる場合があります。この影響を軽減するには、フィット後に adjust_pll ECOコマンドを使用してPLL IPを更新します。
  • このモードでは、一部の詳細レポート機能が無効になります。また、他の .qsf 設定ではオーバーライドできない .qsf 設定が有効になります。
注: Design Space Explorer IIの拡張最適化モードを .qsf 割り当てを使用して有効にし、その後、そのプロジェクト・リビジョンの Compiler Settings タブを開くと、Compiler Settings タブでは、拡張最適化モードが Compiler Settings タブの Optimization Modes のいずれかに戻ることが分かります。
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レベル 2 の表題