インテル® MAX® 10 FPGAコンフィグレーション・ユーザーガイド

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ID 683865
日付 1/07/2019
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ドキュメント目次
ドキュメント目次 x
1. インテル® MAX® 10 FPGAコンフィグレーションの概要 2. インテル® MAX® 10 FPGAのコンフィグレーション・スキームとその機能 3. インテル® MAX® 10FPGAコンフィグレーション・デザインのガイドライン 4. インテルMAX 10FPGAコンフィグレーションIPコア実装ガイド 5. デュアル・コンフィグレーション インテル® FPGA IPコアのリファレンス 6. Unique Chip ID インテル® FPGA IPコアのリファレンス 7. MAX 10 FPGAコンフィグレーション・ユーザーガイド 改訂履歴
2. インテル® MAX® 10 FPGAのコンフィグレーション・スキームとその機能 x
2.1. コンフィグレーション・スキーム 2.2. コンフィグレーション機能 2.3. コンフィグレーションの詳細
2.1. コンフィグレーション・スキーム x
2.1.1. JTAGコンフィグレーション 2.1.2. 内部コンフィグレーション
2.1.1. JTAGコンフィグレーション x
2.1.1.1. JTAGピン
2.1.2. 内部コンフィグレーション x
2.1.2.1. 内部コンフィグレーション・モード 2.1.2.2. コンフィグレーション・フラッシュ・メモリー 2.1.2.3. インシステム・プログラミング 2.1.2.4. 初期化コンフィグレーション・ビット 2.1.2.5. 内部コンフィグレーション時間
2.1.2.2. コンフィグレーション・フラッシュ・メモリー x
2.1.2.2.1. コンフィグレーション・フラッシュメモリーのセクター 2.1.2.2.2. コンフィグレーション・フラッシュメモリーのプログラミング時間
2.1.2.3. インシステム・プログラミング x
2.1.2.3.1. ISPクランプ 2.1.2.3.2. リアルタイムISP 2.1.2.3.3. ISP 命令とリアルタイムISP 命令
2.2. コンフィグレーション機能 x
2.2.1. リモート・システム・アップグレード 2.2.2. コンフィグレーション・デザイン・セキュリティー 2.2.3. SEUの緩和とコンフィグレーション・エラーの検出 2.2.4. コンフィグレーション・データの圧縮
2.2.1. リモート・システム・アップグレード x
2.2.1.1. リモート・システム・アップグレードのフロー 2.2.1.2. リモート・システム・アップグレード回路 2.2.1.3. ユーザー・ウォッチドッグ・タイマー 2.2.1.4. デュアル・コンフィグレーション インテル® FPGA IPコア
2.2.1.2. リモート・システム・アップグレード回路 x
2.2.1.2.1. リモート・システム・アップグレード回路の信号 2.2.1.2.2. リモート・システム・アップグレード回路の入力制御 2.2.1.2.3. リモート・システム・アップグレードの入力レジスター 2.2.1.2.4. リモート・システム・アップグレード・ステータス・レジスター 2.2.1.2.5. マスター・ステート・マシン
2.2.2. コンフィグレーション・デザイン・セキュリティー x
2.2.2.1. AES暗号化保護 2.2.2.2. Unique Chip ID 2.2.2.3. JTAGセキュアモード 2.2.2.4. Verify Protect 2.2.2.5. 利用可能なJTAG命令 2.2.2.6. コンフィグレーション・フラッシュメモリーへのアクセス許可
2.2.2.1. AES暗号化保護 x
2.2.2.1.1. 暗号化と復号
2.2.2.2. Unique Chip ID x
2.2.2.2.1. Unique Chip ID インテル® FPGA IPコア
2.2.2.3. JTAGセキュアモード x
2.2.2.3.1. JTAGセキュアモードの命令
2.2.3. SEUの緩和とコンフィグレーション・エラーの検出 x
2.2.3.1. コンフィグレーション・エラーの検出 2.2.3.2. ユーザーモード・エラーの検出 2.2.3.3. エラー検出のタイミング 2.2.3.4. CRCエラーからの回復
2.2.3.2. ユーザーモード・エラーの検出 x
2.2.3.2.1. エラー検出ブロック 2.2.3.2.2. CHANGE_EDREG JTAG命令
2.2.3.3. エラー検出のタイミング x
2.2.3.3.1. エラー検出周波数 2.2.3.3.2. 巡回冗長検査の計算のタイミング
2.3. コンフィグレーションの詳細 x
2.3.1. コンフィグレーション・シーケンス 2.3.2. インテル® MAX® 10のコンフィグレーション・ピン
2.3.1. コンフィグレーション・シーケンス x
2.3.1.1. パワーアップ 2.3.1.2. コンフィグレーション 2.3.1.3. コンフィグレーション・エラーの処理 2.3.1.4. 初期化 2.3.1.5. ユーザーモード
2.3.1.1. パワーアップ x
2.3.1.1.1. シングル電源およびデュアル電源のインテルMAX 10デバイスにおけるPORでモニタリングされる電圧レール 2.3.1.1.2. インテルMAX 10デバイスでモニタリングされる電源ランプ時間要件
3. インテル® MAX® 10FPGAコンフィグレーション・デザインのガイドライン x
3.1. 兼用コンフィグレーション・ピン 3.2. JTAGコンフィグレーションによるインテルMAX 10デバイスのコンフィグレーション 3.3. 内部コンフィグレーションを使用するインテルMAX 10デバイスのコンフィグレーション 3.4. インテル® Quartus® Prime開発ソフトウェアによるISPクランプの実装 3.5. ユーザーロジックを介したリモート・システム・アップグレードへのアクセス 3.6. エラー検出 3.7. データ圧縮の有効化 3.8. AESの暗号化 3.9. インテル® MAX® 10 JTAGセキュアデザインの例
3.1. 兼用コンフィグレーション・ピン x
3.1.1. ガイドライン: 兼用コンフィグレーション・ピン 3.1.2. 兼用ピンのイネーブル
3.1.1. ガイドライン: 兼用コンフィグレーション・ピン x
3.1.1.1. JTAGピンの共有
3.2. JTAGコンフィグレーションによるインテルMAX 10デバイスのコンフィグレーション x
3.2.1. サードパーティー製プログラミング・ツールに向けたコンフィグレーション・ファイルの自動生成 インテル® Quartus® Prime Programmerを使用したサードパーティー・プログラミング・ファイルの生成 3.2.3. JTAG コンフィグレーションのセットアップ 3.2.4. JTAGコンフィグレーションでのICB設定
3.3. 内部コンフィグレーションを使用するインテルMAX 10デバイスのコンフィグレーション x
3.3.1. 内部コンフィグレーション・モードの選択 3.3.2. .pofとICB設定 3.3.3. 内部フラッシュへの.pofのプログラミング
3.3.2. .pofとICB設定 x
3.3.2.1. 自動生成.pof 3.3.2.2. Convert Programming Filesを使用した.pofの生成 インテル® Quartus® Prime Programmerを使用したサードパーティー・プログラミング・ファイルの生成
3.4. インテル® Quartus® Prime開発ソフトウェアによるISPクランプの実装 x
3.4.1. IPSファイルの作成 3.4.2. IPSファイルの実行
3.6. エラー検出 x
3.6.1. エラー検出機能の検証 3.6.2. エラー検出の有効化 3.6.3. ユーザーロジックによるエラー検出ブロックへのアクセス
3.7. データ圧縮の有効化 x
3.7.1. デザインのコンパイルの前に圧縮を有効にする場合 3.7.2. デザインのコンパイル後に圧縮を有効にする場合
3.8. AESの暗号化 x
3.8.1. .ekpファイルの生成およびコンフィギュレーション・ファイルの暗号化dummy 3.8.2. .ekpファイルからの.jam/.jbc/.svfファイルの生成 3.8.3. .ekpファイルと暗号化.pof ファイルのプログラミング 3.8.4. 内部コンフィグレーションでの暗号化
3.8.3. .ekpファイルと暗号化.pof ファイルのプログラミング x
3.8.3.1. .ekpファイルと暗号化された.pofファイルを個別にプログラミングする場合 3.8.3.2. .ekpを.POFに統合しプログラミングする場合
3.9. インテル® MAX® 10 JTAGセキュアデザインの例 x
3.9.1. 内部JTAGインターフェイス 3.9.2. 内部JTAGブロックアクセスのWYSIWYGアトム 3.9.3. LOCKおよびUNLOCK JTAG命令の実行 3.9.4. JTAGセキュアモードの検証
4. インテルMAX 10FPGAコンフィグレーションIPコア実装ガイド x
4.1. Unique Chip ID インテル® FPGA IPコア 4.2. デュアル・コンフィグレーション インテル® FPGA IPコア
4.1. Unique Chip ID インテル® FPGA IPコア x
4.1.1. Unique Chip ID インテル® FPGA IPコアのインスタンス化 4.1.2. Unique Chip ID インテル® FPGA IPコアのリセット
4.2. デュアル・コンフィグレーション インテル® FPGA IPコア x
4.2.1. デュアル・コンフィグレーション インテル® FPGA IPコアのインスタンス化
5. デュアル・コンフィグレーション インテル® FPGA IPコアのリファレンス x
5.1. デュアル・コンフィグレーション インテル® FPGA IPコアのAvalon-MMアドレスマップ 5.2. デュアル・コンフィグレーション インテル® FPGA IPコアのパラメーター
6. Unique Chip ID インテル® FPGA IPコアのリファレンス x
6.1. Unique Chip ID インテル® FPGA IPコアのポート
1. インテル® MAX® 10 FPGAコンフィグレーションの概要
2. インテル® MAX® 10 FPGAのコンフィグレーション・スキームとその機能
3. インテル® MAX® 10FPGAコンフィグレーション・デザインのガイドライン
4. インテルMAX 10FPGAコンフィグレーションIPコア実装ガイド
5. デュアル・コンフィグレーション インテル® FPGA IPコアのリファレンス
6. Unique Chip ID インテル® FPGA IPコアのリファレンス
7. MAX 10 FPGAコンフィグレーション・ユーザーガイド 改訂履歴

2.1.2.3.1. ISPクランプ

通常のISP動作が開始する際には、すべてのI/Oピンはトライステートになります。デバイスのISP動作時にデバイスのI/Oピンがトライステートになることが望ましくない状況では、ISPクランプ機能が使用できます。

ISPクランプ機能を使用すると、I/Oピンをトライステート、High、Low、またはサンプリングおよび保持ステートに設定することができます。 インテル® Quartus® Prime開発ソフトウェアは、この設定に基づいて各I/Oピンのバウンダリー・スキャン・レジスターにスキャンされる値を決定します。これにより、デバイス・プログラミングが進行中におけるピンがクランプされるステートが決定されます。

I/Oピンをクランプする前に、適切な値をバウンダリー・スキャン・レジスターにロードするためにSAMPLE/PRELOAD JTAG命令が最初に実行されます。適切な値をバウンダリー・スキャン・レジスターにロードした後、EXTEST命令が実行され、I/OピンをSAMPLE/PRELOAD実行時にバウンダリー・スキャン・レジスターにロードされた特定の値にクランプします。

デバイスがISPクランプモードに入った時にピンの既存のステートをサンプリングし、ピンをそのステートに保持するように選択した場合は、信号が安定したステートになることを確認しなければなりません。サンプル・セットアップ・タイムは、ダウンロード・ケーブルやソフトウェアだけでなく、TCK周波数にも依存しており、制御不可能であるため、安定したステート信号が必要です。トグルする信号、または長期間にわたってスタティックでない信号をサンプリングした場合、キャプチャーした値は正確ではない場合があります。

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レベル 2 の表題