インテル® MAX® 10 FPGAコンフィグレーション・ユーザーガイド

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ID 683865
日付 1/07/2019
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ドキュメント目次
ドキュメント目次 x
1. インテル® MAX® 10 FPGAコンフィグレーションの概要 2. インテル® MAX® 10 FPGAのコンフィグレーション・スキームとその機能 3. インテル® MAX® 10FPGAコンフィグレーション・デザインのガイドライン 4. インテルMAX 10FPGAコンフィグレーションIPコア実装ガイド 5. デュアル・コンフィグレーション インテル® FPGA IPコアのリファレンス 6. Unique Chip ID インテル® FPGA IPコアのリファレンス 7. MAX 10 FPGAコンフィグレーション・ユーザーガイド 改訂履歴
2. インテル® MAX® 10 FPGAのコンフィグレーション・スキームとその機能 x
2.1. コンフィグレーション・スキーム 2.2. コンフィグレーション機能 2.3. コンフィグレーションの詳細
2.1. コンフィグレーション・スキーム x
2.1.1. JTAGコンフィグレーション 2.1.2. 内部コンフィグレーション
2.1.1. JTAGコンフィグレーション x
2.1.1.1. JTAGピン
2.1.2. 内部コンフィグレーション x
2.1.2.1. 内部コンフィグレーション・モード 2.1.2.2. コンフィグレーション・フラッシュ・メモリー 2.1.2.3. インシステム・プログラミング 2.1.2.4. 初期化コンフィグレーション・ビット 2.1.2.5. 内部コンフィグレーション時間
2.1.2.2. コンフィグレーション・フラッシュ・メモリー x
2.1.2.2.1. コンフィグレーション・フラッシュメモリーのセクター 2.1.2.2.2. コンフィグレーション・フラッシュメモリーのプログラミング時間
2.1.2.3. インシステム・プログラミング x
2.1.2.3.1. ISPクランプ 2.1.2.3.2. リアルタイムISP 2.1.2.3.3. ISP 命令とリアルタイムISP 命令
2.2. コンフィグレーション機能 x
2.2.1. リモート・システム・アップグレード 2.2.2. コンフィグレーション・デザイン・セキュリティー 2.2.3. SEUの緩和とコンフィグレーション・エラーの検出 2.2.4. コンフィグレーション・データの圧縮
2.2.1. リモート・システム・アップグレード x
2.2.1.1. リモート・システム・アップグレードのフロー 2.2.1.2. リモート・システム・アップグレード回路 2.2.1.3. ユーザー・ウォッチドッグ・タイマー 2.2.1.4. デュアル・コンフィグレーション インテル® FPGA IPコア
2.2.1.2. リモート・システム・アップグレード回路 x
2.2.1.2.1. リモート・システム・アップグレード回路の信号 2.2.1.2.2. リモート・システム・アップグレード回路の入力制御 2.2.1.2.3. リモート・システム・アップグレードの入力レジスター 2.2.1.2.4. リモート・システム・アップグレード・ステータス・レジスター 2.2.1.2.5. マスター・ステート・マシン
2.2.2. コンフィグレーション・デザイン・セキュリティー x
2.2.2.1. AES暗号化保護 2.2.2.2. Unique Chip ID 2.2.2.3. JTAGセキュアモード 2.2.2.4. Verify Protect 2.2.2.5. 利用可能なJTAG命令 2.2.2.6. コンフィグレーション・フラッシュメモリーへのアクセス許可
2.2.2.1. AES暗号化保護 x
2.2.2.1.1. 暗号化と復号
2.2.2.2. Unique Chip ID x
2.2.2.2.1. Unique Chip ID インテル® FPGA IPコア
2.2.2.3. JTAGセキュアモード x
2.2.2.3.1. JTAGセキュアモードの命令
2.2.3. SEUの緩和とコンフィグレーション・エラーの検出 x
2.2.3.1. コンフィグレーション・エラーの検出 2.2.3.2. ユーザーモード・エラーの検出 2.2.3.3. エラー検出のタイミング 2.2.3.4. CRCエラーからの回復
2.2.3.2. ユーザーモード・エラーの検出 x
2.2.3.2.1. エラー検出ブロック 2.2.3.2.2. CHANGE_EDREG JTAG命令
2.2.3.3. エラー検出のタイミング x
2.2.3.3.1. エラー検出周波数 2.2.3.3.2. 巡回冗長検査の計算のタイミング
2.3. コンフィグレーションの詳細 x
2.3.1. コンフィグレーション・シーケンス 2.3.2. インテル® MAX® 10のコンフィグレーション・ピン
2.3.1. コンフィグレーション・シーケンス x
2.3.1.1. パワーアップ 2.3.1.2. コンフィグレーション 2.3.1.3. コンフィグレーション・エラーの処理 2.3.1.4. 初期化 2.3.1.5. ユーザーモード
2.3.1.1. パワーアップ x
2.3.1.1.1. シングル電源およびデュアル電源のインテルMAX 10デバイスにおけるPORでモニタリングされる電圧レール 2.3.1.1.2. インテルMAX 10デバイスでモニタリングされる電源ランプ時間要件
3. インテル® MAX® 10FPGAコンフィグレーション・デザインのガイドライン x
3.1. 兼用コンフィグレーション・ピン 3.2. JTAGコンフィグレーションによるインテルMAX 10デバイスのコンフィグレーション 3.3. 内部コンフィグレーションを使用するインテルMAX 10デバイスのコンフィグレーション 3.4. インテル® Quartus® Prime開発ソフトウェアによるISPクランプの実装 3.5. ユーザーロジックを介したリモート・システム・アップグレードへのアクセス 3.6. エラー検出 3.7. データ圧縮の有効化 3.8. AESの暗号化 3.9. インテル® MAX® 10 JTAGセキュアデザインの例
3.1. 兼用コンフィグレーション・ピン x
3.1.1. ガイドライン: 兼用コンフィグレーション・ピン 3.1.2. 兼用ピンのイネーブル
3.1.1. ガイドライン: 兼用コンフィグレーション・ピン x
3.1.1.1. JTAGピンの共有
3.2. JTAGコンフィグレーションによるインテルMAX 10デバイスのコンフィグレーション x
3.2.1. サードパーティー製プログラミング・ツールに向けたコンフィグレーション・ファイルの自動生成 インテル® Quartus® Prime Programmerを使用したサードパーティー・プログラミング・ファイルの生成 3.2.3. JTAG コンフィグレーションのセットアップ 3.2.4. JTAGコンフィグレーションでのICB設定
3.3. 内部コンフィグレーションを使用するインテルMAX 10デバイスのコンフィグレーション x
3.3.1. 内部コンフィグレーション・モードの選択 3.3.2. .pofとICB設定 3.3.3. 内部フラッシュへの.pofのプログラミング
3.3.2. .pofとICB設定 x
3.3.2.1. 自動生成.pof 3.3.2.2. Convert Programming Filesを使用した.pofの生成 インテル® Quartus® Prime Programmerを使用したサードパーティー・プログラミング・ファイルの生成
3.4. インテル® Quartus® Prime開発ソフトウェアによるISPクランプの実装 x
3.4.1. IPSファイルの作成 3.4.2. IPSファイルの実行
3.6. エラー検出 x
3.6.1. エラー検出機能の検証 3.6.2. エラー検出の有効化 3.6.3. ユーザーロジックによるエラー検出ブロックへのアクセス
3.7. データ圧縮の有効化 x
3.7.1. デザインのコンパイルの前に圧縮を有効にする場合 3.7.2. デザインのコンパイル後に圧縮を有効にする場合
3.8. AESの暗号化 x
3.8.1. .ekpファイルの生成およびコンフィギュレーション・ファイルの暗号化dummy 3.8.2. .ekpファイルからの.jam/.jbc/.svfファイルの生成 3.8.3. .ekpファイルと暗号化.pof ファイルのプログラミング 3.8.4. 内部コンフィグレーションでの暗号化
3.8.3. .ekpファイルと暗号化.pof ファイルのプログラミング x
3.8.3.1. .ekpファイルと暗号化された.pofファイルを個別にプログラミングする場合 3.8.3.2. .ekpを.POFに統合しプログラミングする場合
3.9. インテル® MAX® 10 JTAGセキュアデザインの例 x
3.9.1. 内部JTAGインターフェイス 3.9.2. 内部JTAGブロックアクセスのWYSIWYGアトム 3.9.3. LOCKおよびUNLOCK JTAG命令の実行 3.9.4. JTAGセキュアモードの検証
4. インテルMAX 10FPGAコンフィグレーションIPコア実装ガイド x
4.1. Unique Chip ID インテル® FPGA IPコア 4.2. デュアル・コンフィグレーション インテル® FPGA IPコア
4.1. Unique Chip ID インテル® FPGA IPコア x
4.1.1. Unique Chip ID インテル® FPGA IPコアのインスタンス化 4.1.2. Unique Chip ID インテル® FPGA IPコアのリセット
4.2. デュアル・コンフィグレーション インテル® FPGA IPコア x
4.2.1. デュアル・コンフィグレーション インテル® FPGA IPコアのインスタンス化
5. デュアル・コンフィグレーション インテル® FPGA IPコアのリファレンス x
5.1. デュアル・コンフィグレーション インテル® FPGA IPコアのAvalon-MMアドレスマップ 5.2. デュアル・コンフィグレーション インテル® FPGA IPコアのパラメーター
6. Unique Chip ID インテル® FPGA IPコアのリファレンス x
6.1. Unique Chip ID インテル® FPGA IPコアのポート
1. インテル® MAX® 10 FPGAコンフィグレーションの概要
2. インテル® MAX® 10 FPGAのコンフィグレーション・スキームとその機能
3. インテル® MAX® 10FPGAコンフィグレーション・デザインのガイドライン
4. インテルMAX 10FPGAコンフィグレーションIPコア実装ガイド
5. デュアル・コンフィグレーション インテル® FPGA IPコアのリファレンス
6. Unique Chip ID インテル® FPGA IPコアのリファレンス
7. MAX 10 FPGAコンフィグレーション・ユーザーガイド 改訂履歴

7. MAX 10 FPGAコンフィグレーション・ユーザーガイド 改訂履歴

ドキュメント・バージョン 変更内容
2019.01.07
  • 以下のトピックの手順を更新しました。
    • 兼用ピンのイネーブル
    • 内部コンフィグレーション・モードの選択
    • 自動生成.pof
    • Convert Programming Filesを使用した.pofの生成
    • 内部フラッシュへの.pofのプログラミング
    • エラー検出の有効化
    • デザインのコンパイルの前に圧縮を有効にする場合
    • デザインのコンパイル後に圧縮を有効にする場合
  • Convert Programming Filesを使用した.pofの生成の手順4bの注を更新しました。
  • ユーザーロジックを介したリモート・システム・アップグレードへのアクセスに注を追加しました。
  • インテルへのブランド変更に伴い、次のIPコア名を変更しました。
    • 「アルテラ・デュアル・コンフィグレーションIPコア」から「デュアル・コンフィグレーション・インテルFPGA IPコア」に変更しました。
    • 「アルテラUnique Chip ID IPコア」から「Unique Chip ID Intel FPGA IPコア」に変更しました。
2018.10.29
  • 表「インテルMAX 10デバイス向けICB値およびその概要」の脚注のJTAGセキュア機能を更新しました。
  • ユーザー・ウォッチドッグ・タイマーの説明を更新しました。
  • Convert Programming Filesを使用した.pofの生成のJTAGセキュアオプションについての注を更新しました。
  • .ekpファイルおよび暗号化コンフィグレーション・ファイルの生成の手順5の注を更新しました。
  • 兼用ピンのイネーブルの手順4に注を追加しました。
  • 図「インテルMAX 10デバイスのコンフィグレーション・シーケンスを更新し、Read ICB SettingsブロックおよびRead ICB Settingsブロックへの注を追加しました。
  • 図「インテルMAX 10デバイスの兼用コンフィグレーション・ピンのガイドライン」で、JTAGピンについてのガイドラインを更新しました。
  • 図「ダウンロード・ケーブルを使用したJTAGシングル・デバイス・コンフィグレーションの接続セットアップ」を更新しました。
2018.06.01 表「インテルMAX 10デバイスの最小および最大エラー検出周波数」に、nの有効値として1を追加しました。
2018.02.12 サードパーティー製プログラミング・ツール・ファイル (.jbc、.jam、および.svf) の生成に手順を追加しました。
日付 バージョン 変更内容
2017年7月 2017.07.20
  • 図「インテルMAX 10デバイスのJTAGコンフィグレーションおよび内部コンフィグレーションの上位レベルの概要」のコンフィグレーション・フラッシュ・メモリーに向けたCFM用語を更新しました。
  • バウンダリー・スキャン・テストにBSTの定義を追加しました。
2017年6月 2017.06.15 エラー検出機能の検証のセクションでCRCエラーをクリアし、元のCRC値を復元する方法を更新しました。
2017年4月 2017.04.06 ユーザー・インターフェイスの更新に伴い、Auto-recofigure from secondary image when initial image fails (enabled by default)オプションをConfigure device from CFM0 onlyに変更しました。
2017年2月 2017.02.21 ブランド名をインテルに変更しました。
2016年10月 2016.10.31
  • 電圧オーバーシュートの防止の概要を更新しました。
  • 図「ダウンロード・ケーブルを使用したJTAGシングル・デバイス・コンフィグレーションの接続セットアップ」と図「ダウンロード・ケーブルを使用したJTAGマルチデバイス・コンフィグレーションの接続セットアップ」の注を更新しました。
  • ISPクランプ機能を実装するための手順を追加しました。
  • UFMセクターを追加するために図「アナログ機能オプションおよびフラッシュ機能オプションでのすべてのインテルMAX 10デバイスのコンフィグレーション・フラッシュメモリー・セクターの使用方法」を更新しました。
2016年5月 2016.05.13
  • インテル® Quartus® Prime GUI を反映するために標準PORのインスタンスを低速のPORに変更しました。
  • tCFGをtRU_nCONFIGに更新しました。
  • .ekpファイルと暗号化された.pofファイルを個別にプログラミングするにおいて、手順8のファイルタイプを.ekpから.pof に修正しました。
  • 表「インテルMAX 10デバイス向けICB値およびその概要」のUse secondary image ISP data as default setting when availableについての記述を修正しました。
  • CFMのプログラミング時間を修正しました。
  • JTAGピンの共有を使用する際のJTAGピンの要件に関する注を追加しました。
  • JTAGピンの共有をガイドライン: 兼用コンフィグレーション・ピンの下に移植しました。
  • 「コンフィグレーションRAMビットをクリア」をPower UpステートからResetステートに移動したことに伴い、コンフィグレーション・シーケンスの図を更新しました。
  • <crcblock_name>に向けたエラー検出ポートの入力/出力を、入力からなしに修正しました。
  • ユーザー・インターフェイスとポートの定義を介したリモート・システム・アップグレード・アクセス例を追加しました。
  • エラー検出周波数および巡回冗長検査の計算のタイミングの暫定用語を削除しました。
  • 図「ダウンロード・ケーブルを使用したJTAGマルチデバイス・コンフィグレーションの接続セットアップ」を追加しました。
  • 図「ダウンロード・ケーブルを使用したJTAGシングル・デバイス・コンフィグレーションの接続セットアップ」を更新しました。
  • 新しいJTAGセキュアデザイン例を追加しました。
  • リモート・システム・アップグレードの項題から「デュアル・イメージ・コンフィグレーション」を削除しました。
  • 表「インテルMAX 10デバイスでモニタリングされる電源ランプ時間要件」を更新しました。
  • 内部コンフィグレーション時間を追加しました。
  • インスタント・オン機能を削除しました。
  • 図「アナログ機能オプションおよびフラッシュ機能オプションでのすべてのMAX 10デバイスのコンフィグレーション・フラッシュメモリー・セクターの使用方法」で追加のUFMに向けたユーザー・フラッシュ・メモリーを更新しました。
2015年12月 2015.12.14
  • Set I/O to weak pull-up prior usermodeオプションのICB設定の概要を更新し、ウィークプルアップがコンフィグレーション時にイネーブルされることを明記しました。
  • ユーザーインターフェイスを介したリモート・システム・アップデート・ブロックへのアクセスを削除しました。
  • エラー検出のWYSIWYGアトムでの入出力ポートの定義を追加しました。
  • リコンフィグレーションの際にICBビット設定に基づくI/Oピンの状態を更新しました。
2015年11月 2015.11.02
  • JTAGコンフィグレーション向けのJRunnerサポートおよびAN 414へのリンクを削除しました。
  • デバイスの機能オプションごとの内部コンフィグレーション・モード・サポートの違いを表で更新しました。
  • 内容の重複により、圧縮されたコンフィグレーション・イメージの最大数の表を削除しました。
  • Quartus Prime 15.1のアップデートに伴い、MAX 10 デバイスの初期化コンフィグレーション・ビットの設定および説明を更新しました。
  • Quartus Prime 15.1のアップデートに伴い、Enable JTAG pin sharing およびEnable nCONFIG, nSTATUS, and CONF_DONE pinsを更新しました。
  • ISPクランプ機能についての情報を追加しました。
  • Raw Programming Data (.rpd) 生成手順の情報を更新しました。
  • 項題を「コンフィグレーション・フラッシュメモリーの合計プログラミング時間」から「コンフィグレーション・フラッシュメモリーのプログラミング時間」に変更しました。
  • 表題を「インテルMAX 10デバイスでのコンフィグレーション・フラッシュメモリーのセクターに対する合計プログラミング時間」から「インテルMAX 10デバイスでのコンフィグレーション・フラッシュメモリーのセクターに対するプログラミング時間」に変更しました。
  • 表「インテルMAX 10デバイスでのコンフィグレーション・フラッシュメモリーのセクターに対するプログラミング時間」に注を追加しました。
  • 内部JTAGインターフェイスおよびユーザーインターフェイスを介した内部JTAG ブロックへのアクセスに関する情報を追加しました。
  • インテル® MAX® 10 JTAG セキュアデザイン例を追加しました。
2015年6月 2015.06.15
  • アルテラ・デュアル・コンフィグレーションIP コアの参考資料 とデュアル圧縮イメージでのリモート・システム・アップグレード の関連情報にAN 741: Remote System Upgrade for MAX 10 FPGA Devices over UART with the Nios II Processorへのリンクを追加しました。
  • 表「インテルMAX 10デバイスのリモート・システム・アップグレード回路の信号」でRU_nRSTIMERにパルス保持の要件を追加しました。
  • 表「インテルMAX 10デバイスのアルテラ・デュアル・コンフィグレーションIP コアのAvalon-MM アドレスマップ」の関連情報として、表「リモート・システム・アップグレード・ステータスレジスター — インテルMAX 10デバイスの前回のステートビット」のリンクを追加しました。
2015年5月 2015.05.04
  • 表「MAX 10デバイスの初期化コンフィグレーション・ビット」を再編し、コンフィグレーションの設定の項目を更新しました。
  • 図「MAX 10デバイスの内部コンフィグレーションの概要」にJTAG コンフィグレーションを追加し、図を「コンフィグレーション・スキーム」の項に移動しました。
  • 「MAX 10デバイスの初期化コンフィグレーション・ビット」の表に、関連するコンフィグレーション設定を説明するリンクを追加しました。
  • 表「MAX 10デバイスの初期化コンフィグレーション・ビット」において、デフォルトのウォッチドッグ・タイマー値を16進数から10進数の値に更新しました。
  • 表「MAX 10デバイスの初期化コンフィグレーション・ビット」でISP データの説明を更新しました。
  • 「ユーザー・ウォッチドッグ・タイマー」の項にウォッチドッグ・タイマーの計算式を追加しました。
  • 「User Watchdog Internal Circuitry Timing Specifications」 へのリンクを追加しました。
  • 表「MAX 10デバイスの初期化コンフィグレーション・ビット」にJTAGセキュアがデフォルトで無効にされており、有効にするにはアルテラのサポートが必要であることを示す注を追加しました。
  • 最小および最大CRC演算時間の除数を2に更新しました。
  • リモート・システム・アップグレードのフローの図を更新しました。
  • 表「内部コンフィグレーションでの暗号化」に「キー」の用語を追加し、イメージ1とイメージ2をそれぞれイメージ0とイメージ1に変更しました。
  • 表「内部コンフィグレーションでの暗号化」に、片方のコンフィグレーションが失敗するともう片方が自動的にロードされることを示す注を追加しました。
  • 除数が2以外の場合の最小および最大CRC演算時間の計算式を追加しました。
  • JTAGセキュアがオンになっている場合の注意を追加しました。
  • 特定の内部コンフィグレーション・モード向けに自動的に生成される.pofに関する情報を追加しました。
  • Device and Pin OptionsとConvert Programming Filesを用いる.pofとICBの設定を追加しました。
  • 「概要」にコンフィグレーションRAM (CRAM) を追加しました。
  • 編集上の修正を行いました。
2014年12月 2014.12.15
  • BOOT_SELピンの名称をCONFIG_SELピンに変更しました。
  • アルテラIPコア名をDual Boot IPコアからアルテラDual Configuration IPコアに更新しました。
  • ICBの要素としてのAES暗号化キーについての情報を追加しました。
  • 暗号化機能のガイドラインを追加しました。
  • 14.1リリースで使用可能になったICB設定オプションを追加しました。
  • 14.1リリースで使用可能になったCFMプログラミング機能でのプログラマーのオプションを追加しました。
2014年9月 2014.09.22 初版
レベル 2 の表題