インテル® MAX® 10 FPGAコンフィグレーション・ユーザーガイド

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ID 683865
日付 1/07/2019
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ドキュメント目次
ドキュメント目次 x
1. インテル® MAX® 10 FPGAコンフィグレーションの概要 2. インテル® MAX® 10 FPGAのコンフィグレーション・スキームとその機能 3. インテル® MAX® 10FPGAコンフィグレーション・デザインのガイドライン 4. インテルMAX 10FPGAコンフィグレーションIPコア実装ガイド 5. デュアル・コンフィグレーション インテル® FPGA IPコアのリファレンス 6. Unique Chip ID インテル® FPGA IPコアのリファレンス 7. MAX 10 FPGAコンフィグレーション・ユーザーガイド 改訂履歴
2. インテル® MAX® 10 FPGAのコンフィグレーション・スキームとその機能 x
2.1. コンフィグレーション・スキーム 2.2. コンフィグレーション機能 2.3. コンフィグレーションの詳細
2.1. コンフィグレーション・スキーム x
2.1.1. JTAGコンフィグレーション 2.1.2. 内部コンフィグレーション
2.1.1. JTAGコンフィグレーション x
2.1.1.1. JTAGピン
2.1.2. 内部コンフィグレーション x
2.1.2.1. 内部コンフィグレーション・モード 2.1.2.2. コンフィグレーション・フラッシュ・メモリー 2.1.2.3. インシステム・プログラミング 2.1.2.4. 初期化コンフィグレーション・ビット 2.1.2.5. 内部コンフィグレーション時間
2.1.2.2. コンフィグレーション・フラッシュ・メモリー x
2.1.2.2.1. コンフィグレーション・フラッシュメモリーのセクター 2.1.2.2.2. コンフィグレーション・フラッシュメモリーのプログラミング時間
2.1.2.3. インシステム・プログラミング x
2.1.2.3.1. ISPクランプ 2.1.2.3.2. リアルタイムISP 2.1.2.3.3. ISP 命令とリアルタイムISP 命令
2.2. コンフィグレーション機能 x
2.2.1. リモート・システム・アップグレード 2.2.2. コンフィグレーション・デザイン・セキュリティー 2.2.3. SEUの緩和とコンフィグレーション・エラーの検出 2.2.4. コンフィグレーション・データの圧縮
2.2.1. リモート・システム・アップグレード x
2.2.1.1. リモート・システム・アップグレードのフロー 2.2.1.2. リモート・システム・アップグレード回路 2.2.1.3. ユーザー・ウォッチドッグ・タイマー 2.2.1.4. デュアル・コンフィグレーション インテル® FPGA IPコア
2.2.1.2. リモート・システム・アップグレード回路 x
2.2.1.2.1. リモート・システム・アップグレード回路の信号 2.2.1.2.2. リモート・システム・アップグレード回路の入力制御 2.2.1.2.3. リモート・システム・アップグレードの入力レジスター 2.2.1.2.4. リモート・システム・アップグレード・ステータス・レジスター 2.2.1.2.5. マスター・ステート・マシン
2.2.2. コンフィグレーション・デザイン・セキュリティー x
2.2.2.1. AES暗号化保護 2.2.2.2. Unique Chip ID 2.2.2.3. JTAGセキュアモード 2.2.2.4. Verify Protect 2.2.2.5. 利用可能なJTAG命令 2.2.2.6. コンフィグレーション・フラッシュメモリーへのアクセス許可
2.2.2.1. AES暗号化保護 x
2.2.2.1.1. 暗号化と復号
2.2.2.2. Unique Chip ID x
2.2.2.2.1. Unique Chip ID インテル® FPGA IPコア
2.2.2.3. JTAGセキュアモード x
2.2.2.3.1. JTAGセキュアモードの命令
2.2.3. SEUの緩和とコンフィグレーション・エラーの検出 x
2.2.3.1. コンフィグレーション・エラーの検出 2.2.3.2. ユーザーモード・エラーの検出 2.2.3.3. エラー検出のタイミング 2.2.3.4. CRCエラーからの回復
2.2.3.2. ユーザーモード・エラーの検出 x
2.2.3.2.1. エラー検出ブロック 2.2.3.2.2. CHANGE_EDREG JTAG命令
2.2.3.3. エラー検出のタイミング x
2.2.3.3.1. エラー検出周波数 2.2.3.3.2. 巡回冗長検査の計算のタイミング
2.3. コンフィグレーションの詳細 x
2.3.1. コンフィグレーション・シーケンス 2.3.2. インテル® MAX® 10のコンフィグレーション・ピン
2.3.1. コンフィグレーション・シーケンス x
2.3.1.1. パワーアップ 2.3.1.2. コンフィグレーション 2.3.1.3. コンフィグレーション・エラーの処理 2.3.1.4. 初期化 2.3.1.5. ユーザーモード
2.3.1.1. パワーアップ x
2.3.1.1.1. シングル電源およびデュアル電源のインテルMAX 10デバイスにおけるPORでモニタリングされる電圧レール 2.3.1.1.2. インテルMAX 10デバイスでモニタリングされる電源ランプ時間要件
3. インテル® MAX® 10FPGAコンフィグレーション・デザインのガイドライン x
3.1. 兼用コンフィグレーション・ピン 3.2. JTAGコンフィグレーションによるインテルMAX 10デバイスのコンフィグレーション 3.3. 内部コンフィグレーションを使用するインテルMAX 10デバイスのコンフィグレーション 3.4. インテル® Quartus® Prime開発ソフトウェアによるISPクランプの実装 3.5. ユーザーロジックを介したリモート・システム・アップグレードへのアクセス 3.6. エラー検出 3.7. データ圧縮の有効化 3.8. AESの暗号化 3.9. インテル® MAX® 10 JTAGセキュアデザインの例
3.1. 兼用コンフィグレーション・ピン x
3.1.1. ガイドライン: 兼用コンフィグレーション・ピン 3.1.2. 兼用ピンのイネーブル
3.1.1. ガイドライン: 兼用コンフィグレーション・ピン x
3.1.1.1. JTAGピンの共有
3.2. JTAGコンフィグレーションによるインテルMAX 10デバイスのコンフィグレーション x
3.2.1. サードパーティー製プログラミング・ツールに向けたコンフィグレーション・ファイルの自動生成 インテル® Quartus® Prime Programmerを使用したサードパーティー・プログラミング・ファイルの生成 3.2.3. JTAG コンフィグレーションのセットアップ 3.2.4. JTAGコンフィグレーションでのICB設定
3.3. 内部コンフィグレーションを使用するインテルMAX 10デバイスのコンフィグレーション x
3.3.1. 内部コンフィグレーション・モードの選択 3.3.2. .pofとICB設定 3.3.3. 内部フラッシュへの.pofのプログラミング
3.3.2. .pofとICB設定 x
3.3.2.1. 自動生成.pof 3.3.2.2. Convert Programming Filesを使用した.pofの生成 インテル® Quartus® Prime Programmerを使用したサードパーティー・プログラミング・ファイルの生成
3.4. インテル® Quartus® Prime開発ソフトウェアによるISPクランプの実装 x
3.4.1. IPSファイルの作成 3.4.2. IPSファイルの実行
3.6. エラー検出 x
3.6.1. エラー検出機能の検証 3.6.2. エラー検出の有効化 3.6.3. ユーザーロジックによるエラー検出ブロックへのアクセス
3.7. データ圧縮の有効化 x
3.7.1. デザインのコンパイルの前に圧縮を有効にする場合 3.7.2. デザインのコンパイル後に圧縮を有効にする場合
3.8. AESの暗号化 x
3.8.1. .ekpファイルの生成およびコンフィギュレーション・ファイルの暗号化dummy 3.8.2. .ekpファイルからの.jam/.jbc/.svfファイルの生成 3.8.3. .ekpファイルと暗号化.pof ファイルのプログラミング 3.8.4. 内部コンフィグレーションでの暗号化
3.8.3. .ekpファイルと暗号化.pof ファイルのプログラミング x
3.8.3.1. .ekpファイルと暗号化された.pofファイルを個別にプログラミングする場合 3.8.3.2. .ekpを.POFに統合しプログラミングする場合
3.9. インテル® MAX® 10 JTAGセキュアデザインの例 x
3.9.1. 内部JTAGインターフェイス 3.9.2. 内部JTAGブロックアクセスのWYSIWYGアトム 3.9.3. LOCKおよびUNLOCK JTAG命令の実行 3.9.4. JTAGセキュアモードの検証
4. インテルMAX 10FPGAコンフィグレーションIPコア実装ガイド x
4.1. Unique Chip ID インテル® FPGA IPコア 4.2. デュアル・コンフィグレーション インテル® FPGA IPコア
4.1. Unique Chip ID インテル® FPGA IPコア x
4.1.1. Unique Chip ID インテル® FPGA IPコアのインスタンス化 4.1.2. Unique Chip ID インテル® FPGA IPコアのリセット
4.2. デュアル・コンフィグレーション インテル® FPGA IPコア x
4.2.1. デュアル・コンフィグレーション インテル® FPGA IPコアのインスタンス化
5. デュアル・コンフィグレーション インテル® FPGA IPコアのリファレンス x
5.1. デュアル・コンフィグレーション インテル® FPGA IPコアのAvalon-MMアドレスマップ 5.2. デュアル・コンフィグレーション インテル® FPGA IPコアのパラメーター
6. Unique Chip ID インテル® FPGA IPコアのリファレンス x
6.1. Unique Chip ID インテル® FPGA IPコアのポート
1. インテル® MAX® 10 FPGAコンフィグレーションの概要
2. インテル® MAX® 10 FPGAのコンフィグレーション・スキームとその機能
3. インテル® MAX® 10FPGAコンフィグレーション・デザインのガイドライン
4. インテルMAX 10FPGAコンフィグレーションIPコア実装ガイド
5. デュアル・コンフィグレーション インテル® FPGA IPコアのリファレンス
6. Unique Chip ID インテル® FPGA IPコアのリファレンス
7. MAX 10 FPGAコンフィグレーション・ユーザーガイド 改訂履歴

2.1.2.3.3. ISP 命令とリアルタイムISP 命令

表 5.   インテル® MAX® 10 のISP 命令とリアルタイムISP 命令
命令 命令コード 概要
CONFIG_IO 00 0000 1101
  • JTAGテストに向けて、IOCSRを使用したJTAGポート経由でのI/Oリコンフィグレーションを可能にします。これはコンフィグレーション中、もしくは終了後に実行されます。
  • CONFIG_IO命令を発行する前に、nSTATUSピンがHighになる必要があります。
PULSE_NCONFIG 00 0000 0001 物理ピンが影響されていない状態でも、nCONFIGピンをLowにパルスすることでリコンフィグレーションのトリガーをエミュレーションします。
ISC_ENABLE_HIZ 1 10 1100 1100
  • デバイスをISP モードにし、すべてのI/O ピンをトライステートにし、すべてのコアドライバー、ロジック、およびレジスターを駆動します。
  • ISC_DISABLE命令のロードおよび更新が完了するまで、デバイスはISPモードを維持します。
  • ISC_ENABLE命令は必須の命令です。この要件はISC_ENABLE_CLAMP命令またはISC_ENABLE_HIZ命令によって満たされます。
ISC_ENABLE_CLAMP 1 10 0011 0011
  • デバイスをISPモードにし、すべてのI/Oピンを強制的にJTAGバウンダリー・スキャン・レジスターの内容に従わせます。
  • この命令がアクティブの場合、コアのドライバー、ロジック、およびレジスターのすべてが凍結されます。I/Oピンは、デバイスが正常にISPモードを終了するまでクランプされたままになります。
ISC_DISABLE 10 0000 0001
  • デバイスのISP モードを終了させます。
  • ISC_DISABLE命令は、テスト動作状態またはアイドル状態で200 µs待機した直後に正しく完了します。
ISC_PROGRAM 2 10 1111 0100 デバイスをイン・システム・プログラミングにセットします。プログラミングは、テスト動作状態またはアイドル状態で生じます。
ISC_NOOP 2 10 0001 0000
  • ISPモードを終了することなくデバイスを非動作モードにセットし、ISC_Defaultレジスターをターゲットにします。
  • 以下の場合に使用します。
    • 2つ以上のISP準拠デバイスがISPモードでアクセスされている場合
    • かつ、デバイスのサブセットが何らかの命令を処理する間に、他のより複雑なデバイスが与えられた処理の付加的な手順を完了している場合
ISC_ADDRESS_SHIFT 2 10 0000 0011 デバイスをフラッシュ・アドレスのロード向けに設定します。これは、フラッシュ・アドレス・レジスターであるISC_Addressをターゲットにします。
ISC_ERASE 2 10 1111 0010
  • 内部フラッシュを消去するようにデバイスをセットします。
  • ISC_ADDRESS_SHIFT命令の後に発行します。
ISC_READ 2 10 0000 0101
  • 通常のユーザーバイアス状態で内部フラッシュを検証するためにデバイスを設定します。
  • ISC_READ命令は、バーストモードとして知られている、明確なアドレス指定と自動的なインクリメントをサポートします。
BGP_ENABLE 01 1001 1001
  • デバイスをリアルタイムISPモードに設定します。
  • デバイスのユーザーモードを維持しつつ、内部フラッシュ・コンフィグレーション・セクターへアクセスすることを可能にします。
BGP_DISABLE 01 0110 0110
  • デバイスのリアルタイムISPモードを終了させます。
  • リコンフィグレーションによりさえぎられると、デバイスはBGP_DISABLE命令を使用してリアルタイムISPから抜け出る必要があります。
注意:
サポートされていないJTAG命令は使用しないでください。デバイスを未知の状態にし、操作を回復するには、電源の再投入が必要になる恐れがあります。。
1 ISC_ENABLE_HIZ 命令とISC_ENABLE_CLAMP 命令はコアロジックから発行しないでください。
2 ENABLE命令とDISABLE命令を除いて、すべてのISP命令とリアルタイムISP命令は、デバイスがISPモードまたはリアルタイムISPモードでなければ、無効となります。
レベル 2 の表題