インテル® Stratix® 10コンフィグレーション・ユーザーガイド

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ID 683762
日付 12/16/2019
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ドキュメント目次
ドキュメント目次 x
1. インテル® Stratix® 10コンフィグレーション・ユーザーガイド 2. インテル® Stratix® 10のコンフィグレーションについての詳細 3. インテル® Stratix® 10のコンフィグレーション・スキーム 4. デザインでのリセット・リリース・インテルFPGA IPの使用 5. リモート・システム・アップデート (RSU) 6. インテル® Stratix® 10のコンフィグレーション機能 7. インテル® Stratix® 10のデバッグガイド 8. インテル® Stratix® 10コンフィグレーション・ユーザーガイド・アーカイブ 9. インテル® Stratix® 10コンフィグレーション・ユーザーガイド改訂履歴
1. インテル® Stratix® 10コンフィグレーション・ユーザーガイド x
1.1. インテル® Stratix® 10デバイスのコンフィグレーションについて 1.2. インテル® Stratix® 10のコンフィグレーション・アーキテクチャー
1.1. インテル® Stratix® 10デバイスのコンフィグレーションについて x
Avalon-ST JTAG CvP AS Normalモード AS Fastモード SD/MMC 1.1.1. コンフィグレーションおよびコンフィグレーションに関連する信号 1.1.2. インテル® Stratix® 10デバイスのコンフィグレーションをサポートするインテル・ダウンロード・ケーブル
1.2. インテル® Stratix® 10のコンフィグレーション・アーキテクチャー x
1.2.1. セキュア・デバイス・マネージャー (SDM)
1.2.1. セキュア・デバイス・マネージャー (SDM) x
1.2.1.1. SDMファームウェアの更新 1.2.1.2. インテル® Stratix® 10 SoCデバイスのブート順序の指定
2. インテル® Stratix® 10のコンフィグレーションについての詳細 x
2.1. インテル® Stratix® 10コンフィグレーションのタイミング図 2.2. コンフィグレーション・フローのダイアグラム図 2.3. HPS、 PCIe* 、eSRAM、HBM2の追加クロック要件 2.4. インテル® Stratix® 10のコンフィグレーション・ピン 2.5. コンフィグレーション・クロック
2.4. インテル® Stratix® 10のコンフィグレーション・ピン x
2.4.1. SDMピンのマッピング 2.4.2. MSELの設定 2.4.3. オプションのコンフィグレーション信号に向けたデバイス・コンフィグレーション・ピン
2.4.3. オプションのコンフィグレーション信号に向けたデバイス・コンフィグレーション・ピン x
2.4.3.1. オプションのコンフィグレーション・ピンの指定 2.4.3.2. 兼用ピンのイネーブル 2.4.3.3. コンフィグレーション・ピンのI/O Standard、ドライブ強度、およびIBISモデル 2.4.3.4. 電源管理およびSmartVIDに向けたSDM I/Oピン 2.4.3.5. パーシャル・リコンフィグレーション (PR) に向けたピンの指定
2.5. コンフィグレーション・クロック x
2.5.1. コンフィグレーション・クロック・ソースの設定 2.5.2. OSC_CLK_1クロック入力
3. インテル® Stratix® 10のコンフィグレーション・スキーム x
3.1. Avalon–STコンフィグレーション 3.2. ASコンフィグレーション 3.3. SD/MMCのコンフィグレーション 3.4. JTAGコンフィグレーション
3.1. Avalon–STコンフィグレーション x
3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルの種類 3.1.2. Avalon-STデバイス・コンフィグレーションの有効化 3.1.3. AVST_READY信号 3.1.4. RBFコンフィグレーション・ファイルの形式 3.1.5. Avalon-STシングルデバイス・コンフィグレーション 3.1.6. Avalon® -STコンフィグレーション・スキームに向けたデバッグ・ガイドライン 3.1.7. Avalon-ST x8におけるQSFの割り当て 3.1.8. Avalon-ST x16におけるQSFの割り当て 3.1.9. Avalon-ST x32におけるQSFの割り当て 3.1.10. Avalon® -STコンフィグレーション・スキームで使用するIP: インテルFPGAパラレル・フラッシュ・ローダー II IPコア
3.1.10. Avalon® -STコンフィグレーション・スキームで使用するIP: インテルFPGAパラレル・フラッシュ・ローダー II IPコア x
3.1.10.1. 機能の説明 3.1.10.2. PFL II IPコアの使用 3.1.10.3. PFL IIのパラメーター 3.1.10.4. PFL II信号
3.1.10.1. 機能の説明 x
3.1.10.1.1. CFIフラッシュに向けた.pofの生成とプログラミング 3.1.10.1.2. PFL II IPコアを使用したAvalon-STコンフィグレーションの制御 3.1.10.1.3. PFL II IPコアとフラッシュアドレスのマッピング 3.1.10.1.4. フラッシュ.pofへの複数ページの実装 3.1.10.1.5. オプション・ビットの格納 3.1.10.1.6. オプションビットの開始アドレスと終了アドレスの確認 3.1.10.1.7. CFIフラッシュ・メモリー・デバイスにおけるページモードとオプションビットの実装
3.1.10.2. PFL II IPコアの使用 x
3.1.10.2.1. .sofファイルから.pofファイルへの変換 3.1.10.2.2. 個別のPFL II機能の作成 3.1.10.2.3. CPLDとフラッシュ・メモリー・デバイスを連続してプログラミング 3.1.10.2.4. CPLDとフラッシュ・メモリー・デバイスを個別にプログラミング 3.1.10.2.5. 新しいCFIフラッシュ・メモリー・デバイスの定義
3.2. ASコンフィグレーション x
3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルの種類 3.2.2. ASシングルデバイスのコンフィグレーション 3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS 3.2.4. ASコンフィグレーションのタイミング・パラメーター 3.2.5. 外部AS_DATAピンで許容される最大スキュー遅延に関するガイドライン 3.2.6. シリアル・フラッシュ・デバイスのプログラミング 3.2.7. シリアル・フラッシュ・メモリーのレイアウト 3.2.8. AS_CLK 3.2.9. アクティブ・シリアル・コンフィグレーション・ソフトウェアの設定 3.2.10. インテル® Quartus® Primeのプログラミング手順 3.2.11. ASコンフィグレーション・スキームに向けたデバッグ・ガイドライン 3.2.12. ASにおけるQSFの割り当て
3.2.6. シリアル・フラッシュ・デバイスのプログラミング x
3.2.6.1. ASインターフェイスを使用するシリアル・フラッシュ・デバイスのプログラミング 3.2.6.2. JTAGインターフェイスを使用するシリアル・フラッシュ・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリーのレイアウト x
3.2.7.1. クワッドSPIフラッシュのバイトアドレス指定について
3.2.10. インテル® Quartus® Primeのプログラミング手順 x
3.2.10.1. Programming File Generatorを使用するプログラミング・ファイルの生成 3.2.10.2. シリアル・フラッシュ・デバイスへの.pofファイルのプログラミング 3.2.10.3. シリアル・フラッシュ・デバイスへの.jicファイルのプログラミング
3.3. SD/MMCのコンフィグレーション x
3.3.1. SD/MMCシングルデバイスのコンフィグレーション
3.4. JTAGコンフィグレーション x
3.4.1. JTAGコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ 3.4.2. JTAGデバイスのコンフィグレーション 3.4.3. JTAGマルチデバイス・コンフィグレーション 3.4.4. JTAGコンフィグレーション・スキームにおけるデバッグ・ガイドライン
3.4.2. JTAGデバイスのコンフィグレーション x
3.4.2.1. ダウンロード・ケーブル接続を使用したJTAGシングルデバイスのコンフィグレーション 3.4.2.2. マイクロプロセッサーを使用したJTAGシングルデバイスのコンフィグレーション
3.4.3. JTAGマルチデバイス・コンフィグレーション x
3.4.3.1. ダウンロード・ケーブルを使用したJTAGマルチデバイスのコンフィグレーション
4. デザインでのリセット・リリース・インテルFPGA IPの使用 x
4.1. リセットリリースIPの要件について 4.2. SDM_IOピンへのINIT_DONEの割り当て 4.3. デザインでのリセットリリースIPのインスタンス化 4.4. PLLリセット信号のゲーティング 4.5. パーシャル・リコンフィグレーション (PR) 使用時のガイダンス 4.6. デバイス・コンフィグレーションについての詳細説明
4.6. デバイス・コンフィグレーションについての詳細説明 x
4.6.1. デバイスの初期化 4.6.2. 電源投入時におけるレジスター初期化の回避 4.6.3. エンベデッド・メモリー・ブロックの初期条件 4.6.4. ステートマシン・ロジックの保護
5. リモート・システム・アップデート (RSU) x
5.1. リモート・システム・アップデート機能の説明 5.2. HPS以外でのリモート・システム・アップデート機能の実行に向けたガイドライン 5.3. コマンドおよび応答 5.4. クワッドSPIフラッシュのレイアウト 5.5. Programming File Generatorを使用するリモート・システム・アップデート・イメージ・ファイルの生成 5.6. FPGAコアからのリモート・システム・アップデート例
5.1. リモート・システム・アップデート機能の説明 x
5.1.1. RSUの用語集 5.1.2. ASコンフィグレーションを使用するリモート・システム・アップデート 5.1.3. リモート・システム・アップデートのコンフィグレーション・イメージ 5.1.4. リモート・システム・アップデートのコンフィグレーション・シーケンス 5.1.5. 破損したイメージからのRSU回復 5.1.6. ファクトリー・アップデート・イメージでの更新
5.3. コマンドおよび応答 x
5.3.1. 操作コマンド 5.3.2. エラーコードの応答
5.4. クワッドSPIフラッシュのレイアウト x
5.4.1. ハイレベルのフラッシュレイアウト 5.4.2. クワッドSPIフラッシュレイアウトの詳細
5.4.1. ハイレベルのフラッシュレイアウト x
5.4.1.1. 標準 (RSU以外) のフラッシュレイアウト 5.4.1.2. RSUフラッシュレイアウト – SDMの視点から 5.4.1.3. RSUフラッシュレイアウト – ご自身の視点から
5.4.2. クワッドSPIフラッシュレイアウトの詳細 x
5.4.2.1. RSUサブ・パーティションのレイアウト 5.4.2.2. サブ・パーティション表のレイアウト 5.4.2.3. コンフィグレーション・ポインター・ブロックのレイアウト 5.4.2.4. アプリケーション・イメージ・リストの変更 5.4.2.5. アプリケーション・イメージのレイアウト
5.5. Programming File Generatorを使用するリモート・システム・アップデート・イメージ・ファイルの生成 x
5.5.1. 初期のRSUイメージの生成 5.5.2. アプリケーション・イメージの生成 5.5.3. ファクトリー・アップデート・イメージの生成 5.5.4. クワッドSPI操作を実行するコマンドシーケンス
5.6. FPGAコアからのリモート・システム・アップデート例 x
5.6.1. 前提条件 5.6.2. ファクトリー・イメージおよび1つのアプリケーション・イメージのビットストリームを含む初期フラッシュイメージの作成 5.6.3. 初期リモート・システム・アップデート・イメージでのフラッシュメモリーのプログラミング 5.6.4. アプリケーション・イメージまたはファクトリー・イメージでのデバイスのリコンフィグレーション 5.6.5. アプリケーション・イメージの追加 5.6.6. アプリケーション・イメージの削除
6. インテル® Stratix® 10のコンフィグレーション機能 x
6.1. デバイス・セキュリティー 6.2. プロトコル経由コンフィグレーション (CvP) 6.3. パーシャル・リコンフィグレーション
7. インテル® Stratix® 10のデバッグガイド x
7.1. コンフィグレーション・デバッグ・チェックリスト 7.2. インテル® Stratix® 10コンフィグレーション・アーキテクチャーの概要 7.3. SDMデバッグ・ツールキットの概要 7.4. 前世代のデバイスファミリーのコンフィグレーション・ピンとの相違点 7.5. コンフィグレーション・ファイル形式の相違点 7.6. SEUについて 7.7. 一意の64ビットのチップIDの読み取り 7.8. Eタイル・トランシーバーでのコンフィグレーション失敗の可能性 7.9. コンフィグレーション・ピンの動作の理解およびトラブルシューティング
7.3. SDMデバッグ・ツールキットの概要 x
7.3.1. SDMデバッグ・ツールキットの使用
7.9. コンフィグレーション・ピンの動作の理解およびトラブルシューティング x
7.9.1. nCONFIG 7.9.2. nSTATUS 7.9.3. CONF_DONEとINIT_DONE 7.9.4. SDM_IOピン
1. インテル® Stratix® 10コンフィグレーション・ユーザーガイド
2. インテル® Stratix® 10のコンフィグレーションについての詳細
3. インテル® Stratix® 10のコンフィグレーション・スキーム
4. デザインでのリセット・リリース・インテルFPGA IPの使用
5. リモート・システム・アップデート (RSU)
6. インテル® Stratix® 10のコンフィグレーション機能
7. インテル® Stratix® 10のデバッグガイド
8. インテル® Stratix® 10コンフィグレーション・ユーザーガイド・アーカイブ
9. インテル® Stratix® 10コンフィグレーション・ユーザーガイド改訂履歴

1.1. インテル® Stratix® 10デバイスのコンフィグレーションについて

すべての インテル® Stratix® 10デバイスには、FPGAコンフィグレーションとセキュリティーを管理するためのセキュア・デバイス・マネージャー (SDM) が搭載されています。 SDMは、デバイスのコンフィグレーションにおけるフェイルセーフを実現し、さらに強力な認証を備えたプログラム可能なセキュリティー・モードを提供します。前世代のFPGAファミリーには、デバイス・コンフィグレーションの管理に向けて固定ステートマシンが搭載されています。

インテル® Quartus® Prime開発ソフトウェアはまた、リモート攻撃と物理的攻撃の両方から機密データ、知的財産、およびデバイス自体を保護するための柔軟で堅牢なセキュリティー機能を提供します。コンフィグレーション・ビットストリーム認証は、ファームウェアとコンフィグレーション・ビットストリームが信頼できるソースからのものであることを保証します。暗号化は知的財産の盗難を防ぎます。また、 インテル® Quartus® Prime開発ソフトウェアはFPGAのビットストリームを圧縮することで、メモリー使用量を削減します。

インテルは、FPGAの観点からコンフィグレーション・スキームを説明します。 インテル® Stratix® 10デバイスはアクティブ・コンフィグレーション・スキームおよびパッシブ・コンフィグレーション・スキームをサポートしています。アクティブ・コンフィグレーション・スキームでは、FPGAはマスターとして機能し、外部メモリーはスレーブデバイスとして機能します。パッシブ・コンフィグレーション・スキームでは、外部ホストがマスターとして機能し、コンフィグレーションを制御します。FPGAはスレーブデバイスとして機能します。すべての インテル® Stratix® 10コンフィグレーション・スキームは、デザイン・セキュリティーおよびパーシャル・リコンフィグレーションをサポートします。すべての インテル® Stratix® 10アクティブ・コンフィグレーション・スキームは、クワッドSPIフラッシュメモリーを使用するリモート・システム・アップデート (RSU) をサポートします。パッシブ・コンフィグレーション・スキームでRSUを実装するには、外部コントローラーがコンフィグレーション・ビットストリームを格納および駆動する必要があります。

インテル® Stratix® 10デバイスは、以下のコンフィグレーション・スキームをサポートしています。

  • Avalon® ストリーミング (Avalon -ST)
  • JTAG
  • プロトコル経由コンフィグレーション (CvP)
  • アクティブシリアル (AS) NormalモードおよびFastモード
  • Secure Digital and Multi Media Card (SD MMC)
表 1.   インテル® Stratix® 10コンフィグレーションのデータ幅、クロックレート、およびデータレート
コンフィグレーション・スキーム データ幅 (ビット) MSEL[2:0]
パッシブ Avalon® -ST 32 000
16 101
8 110
JTAG 1 111
プロトコル経由コンフィグレーション (CvP) ×1、×2、×4、×8、x16レーン

0011

アクティブ SD/MMC 4/8 100
AS - Fastモード

4

001
AS - Normalモード 4 011

Avalon-ST

Avalon® -STコンフィグレーション・スキームは、パッシブ・ コンフィグレーション・スキームです。 Avalon® -STは、 インテル® Stratix® 10デバイスに対する最速のコンフィグレーション・スキームです。 Avalon® -STコンフィグレーションは、x8、x16、およびx32モードをサポートしています。x16およびx32ビット・モードは、コンフィグレーションに汎用I/O (GPIO) を使用します。x8ビット・モードは、専用のSDM I/Oピンを使用します。

注: AVST_data[15:0]、AVST_data[31:0]、AVST_clk、およびAVST_validは、兼用GPIOを使用します。これらのピンは、デバイスがユーザーモードに入った後に通常のI/Oとして使用できます。

Avalon® -STは、AVST_READYピンおよびAVST_VALIDピンを使用してバックプレッシャーをサポートします。入力ビットストリームを展開する時間は変動するため、 インテル® Stratix® 10デバイスへのデータ転送にはバックプレッシャーのサポートが必須となります。 Avalon® -STの詳細については、 Avalon® インターフェイスの仕様書を参照してください。

JTAG

インテル® Stratix® 10デバイスでは、専用のJTAGピンを使用するコンフィグレーションが可能です。JTAGポートは多くの便利なツールや機能へのシームレスなアクセスを提供します。 インテル® Stratix® 10のコンフィグレーション以外にも、JTAGポートはSignal Tapやシステム・コンソール・ツールでのデバッグに使用することができます。

JTAGポートの優先順位は最も高く、MSELピンの設定を上書きします。そのため、セキュリティー上の理由でJTAGをディスエーブルしない限り、MSELピンが異なるコンフィグレーション・スキームを指定している場合でも、JTAGを介して インテル® Stratix® 10デバイスをコンフィグレーションすることが可能です。

CvP

CvPは外部 PCIe* ホストデバイスをルートポートとして使用し、 PCIe* リンクを介して インテル® Stratix® 10デバイスをコンフィグレーションします。x16までの PCIe* リンクを指定可能です。通常、 PCIe* のリンク幅ではなく、ビットストリームの圧縮率とSDM入力バッファーのデータレートがコンフィグレーション・データ・レートを制限します。 インテル® Stratix® 10デバイスは、CvP初期化モードとCvP更新モードの2つのCvPモードをサポートします。

CvPの初期化プロセスには、次の2つの手順が含まれます。
  1. CvPは、 PCIe* IPなどのI/OおよびハードIPブロックを内包するFPGAペリフェラル・イメージをコンフィグレーションします。CvPは、クワッドSPIメモリーをAS x4モードで使用し、FPGAファブリックをコンフィグレーションします。 PCIe* IPはペリフェラル・イメージであるため、 PCIe* リンク・トレーニングはコア・ファブリックがコンフィグレーションする前にCvP PCIe* IPの PCIe* リンクを確立します。
  2. ホストデバイスはCvP PCIe* リンクを使用し、コア・ファブリックのデザインをコンフィグレーションします。

CvP更新モードは、それまでのフルチップ・コンフィグレーションまたはCvP初期化コンフィグレーションですでに確立済みの PCIe* リンクを使用してFPGAコアイメージを更新します。 インテル® Stratix® 10がユーザーモードに入った後、CvP更新モードを使用してFPGAファブリックをリコンフィグレーションすることが可能です。このモードには次の利点があります。

  • 異なるアルゴリズムを実行するためにコアの再プログラミングが可能
  • リリースプロセスの一環として、標準アップデートに向けたメカニズムを提供
  • 複雑なシステムの一部を構成するさまざまなコンポーネントに向けたコアの処理をカスタマイズ

    CvP初期化モードとCvP更新モードの両方において、最大データレートは PCIe* の世代とレーンの数によって異なります。

インテル® Stratix® 10 SoCデバイスの場合、CvPはFPGA先行のコンフィグレーション・モードでのみサポートされています。

詳細については、 インテル® Stratix® 10 CvP (プロトコル経由コンフィグレーション) 実装ユーザーガイドを参照ください。

AS Normalモード

アクティブシリアル (AS) x4またはクワッドSPI (QSPI) は、3バイトおよび4バイトのアドレス指定が可能なフラッシュメモリーをサポートするアクティブ・コンフィグレーション・スキームです。電源投入時に、SDMはブートROMから起動します。ここでは3バイトのアドレス指定を使用してコンフィグレーション・ファームウェアをクワッドSPIフラッシュからロードします。コンフィグレーション・ファームウェアのロード後、クワッドSPIフラッシュは残りのコンフィグレーション・プロセスに4バイトのアドレス指定を使用して動作します。このモードは、次のサードパーティー製フラッシュデバイスに対するインテルのシリアル・フラッシュ・コンフィグレーション・メモリー・ソリューションをサポートします。

  • Micron MT25QU128、MT25QU256、MT25QU512、MT25QU01G、MT25QU02G
  • Macronix MX25U128、MX25U256、MX25U512、MX66U512、MX66U1G、MX66U2G

サポートされるフラッシュデバイスの完全なリストについては、Supported Flash Devices for Intel Stratix 10 Devicesを参照してください。

AS Fastモード

AS NormalモードとFastモードの唯一の違いは、そのスピードです。コンフィグレーションのタイミングが重要な場合は、AS Fastモードを使用します。このモードでは、コンフィグレーションを開始する前に10 msの遅延がありません。このモードを使用して、 PCIe* の100 msのパワーアップ要件、または厳格なタイミング要件をともなうシステムのパワーアップ要件を満たします。

AS Fastモードでのパワーオン・シーケンスにおいて、 インテル® Stratix® 10デバイスはリセット終了後すぐにフラッシュメモリーにアクセスするため、クワッドSPIフラッシュメモリーはSDMの前にリセットを終了する必要があります。電源は、 インテル® Stratix® 10デバイスと外部AS x4フラッシュデバイスに高速なランプアップを等しく提供可能でなければなりません。この要件を満たさない場合、SDMはメモリーが不明であることを報告し、コンフィグレーションは失敗します。

そのほかの詳細については、インテル Stratix 10デバイスファミリー・ピン接続ガイドラインおよびAN 692: インテルCyclone 10 GX、インテル Arria 10、およびインテルStratix 10デバイスの電源シーケンスについての考慮事項を参照してください。

SD/MMC

SD/MMCは、アクティブ・コンフィグレーション・スキームです。 インテル® Stratix® 10のSDMでは、SDカード、SDHC* (セキュアデジタル大容量) カード、SDXC* (セキュアデジタル拡張容量) カード、MMCカードおよびeMMCデバイスからコンフィグレーションを開始できます。このモードの利点は、コスト、容量、可用性、移植性、互換性です。 インテル® Stratix® 10デバイスのSDM I/Oコンフィグレーション・ピンは1.8ボルトで動作するため、SD/MMCデバイスの高電圧I/Oとのインターフェイスには、中間電圧レベルシフターが必要になる場合があります。

注: SD/MMCコンフィグレーション・スキームは、現行のリリースではサポートされていません。
関連情報
1 CvPを使用する前に、ASスキームでペリフェラル・イメージまたはフルイメージのコンフィグレーションをコンフィグレーションする必要があります。その後、CvPを使用してコアイメージをコンフィグレーションできます。
レベル 2 の表題