インテルのみ表示可能 — GUID: smr1555617381518
Ixiasoft
1. インテル® Stratix® 10コンフィグレーション・ユーザーガイド
2. インテル® Stratix® 10のコンフィグレーションについての詳細
3. インテル® Stratix® 10のコンフィグレーション・スキーム
4. デザインでのリセット・リリース・インテルFPGA IPの使用
5. リモート・システム・アップデート (RSU)
6. インテル® Stratix® 10のコンフィグレーション機能
7. インテル® Stratix® 10のデバッグガイド
8. インテル® Stratix® 10コンフィグレーション・ユーザーガイド・アーカイブ
9. インテル® Stratix® 10コンフィグレーション・ユーザーガイド改訂履歴
3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルの種類
3.1.2. Avalon-STデバイス・コンフィグレーションの有効化
3.1.3. AVST_READY信号
3.1.4. RBFコンフィグレーション・ファイルの形式
3.1.5. Avalon-STシングルデバイス・コンフィグレーション
3.1.6. Avalon® -STコンフィグレーション・スキームに向けたデバッグ・ガイドライン
3.1.7. Avalon-ST x8におけるQSFの割り当て
3.1.8. Avalon-ST x16におけるQSFの割り当て
3.1.9. Avalon-ST x32におけるQSFの割り当て
3.1.10. Avalon® -STコンフィグレーション・スキームで使用するIP: インテルFPGAパラレル・フラッシュ・ローダー II IPコア
3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルの種類
3.2.2. ASシングルデバイスのコンフィグレーション
3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS
3.2.4. ASコンフィグレーションのタイミング・パラメーター
3.2.5. 外部AS_DATAピンで許容される最大スキュー遅延に関するガイドライン
3.2.6. シリアル・フラッシュ・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリーのレイアウト
3.2.8. AS_CLK
3.2.9. アクティブ・シリアル・コンフィグレーション・ソフトウェアの設定
3.2.10. インテル® Quartus® Primeのプログラミング手順
3.2.11. ASコンフィグレーション・スキームに向けたデバッグ・ガイドライン
3.2.12. ASにおけるQSFの割り当て
インテルのみ表示可能 — GUID: smr1555617381518
Ixiasoft
4.6. デバイス・コンフィグレーションについての詳細説明
各LSM (ローカル・セクター・マネージャー) は、それぞれのセクターをコンフィグレーションします。セクターは、複数のロジック・アレイ・ブロック (LAB) の行で コンフィグレーションされます。論理関数は、複数の行と複数のセクターに広がることができます。
コンフィグレーション中に、グローバル・コンフィグレーション制御信号はコア・ファブリックを凍結状態に保持し、電気的な競合を防ぎます。LSMは並行して動作し、非同期的にセクターの凍結解除を行います。セクター内で、LSMはLAB行とLAB内のレジスターの凍結を解除します。LSMはすべてのセクターで並行してファブリックを解凍するように機能しますが、同期はしていません。そのため、異なるセクターのロジック、または同じセクターの異なる行のロジックは、他のロジックが凍結された状態であっても動作を開始する場合があります。すべてのLSMがユーザーモードに入ると、INIT_DONEがアサートします。
図 57. 複数のセクターにおけるLAB行とLAB内のレジスターの連続的および非同期的なリリース
以降の項では、デバイス・コンフィグレーションおよび初期化についてのより詳細な説明を提供します。また、リセットリリースIPを使用してファブリック全体がユーザーモードに入るまで インテル® Stratix® 10デバイスをリセットに保持しなかった場合に考えられる結果を示します。