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1. インテル® Stratix® 10コンフィグレーション・ユーザーガイド
2. インテル® Stratix® 10のコンフィグレーションについての詳細
3. インテル® Stratix® 10のコンフィグレーション・スキーム
4. デザインでのリセット・リリース・インテルFPGA IPの使用
5. リモート・システム・アップデート (RSU)
6. インテル® Stratix® 10のコンフィグレーション機能
7. インテル® Stratix® 10のデバッグガイド
8. インテル® Stratix® 10コンフィグレーション・ユーザーガイド・アーカイブ
9. インテル® Stratix® 10コンフィグレーション・ユーザーガイド改訂履歴
3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルの種類
3.1.2. Avalon-STデバイス・コンフィグレーションの有効化
3.1.3. AVST_READY信号
3.1.4. RBFコンフィグレーション・ファイルの形式
3.1.5. Avalon-STシングルデバイス・コンフィグレーション
3.1.6. Avalon® -STコンフィグレーション・スキームに向けたデバッグ・ガイドライン
3.1.7. Avalon-ST x8におけるQSFの割り当て
3.1.8. Avalon-ST x16におけるQSFの割り当て
3.1.9. Avalon-ST x32におけるQSFの割り当て
3.1.10. Avalon® -STコンフィグレーション・スキームで使用するIP: インテルFPGAパラレル・フラッシュ・ローダー II IPコア
3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルの種類
3.2.2. ASシングルデバイスのコンフィグレーション
3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS
3.2.4. ASコンフィグレーションのタイミング・パラメーター
3.2.5. 外部AS_DATAピンで許容される最大スキュー遅延に関するガイドライン
3.2.6. シリアル・フラッシュ・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリーのレイアウト
3.2.8. AS_CLK
3.2.9. アクティブ・シリアル・コンフィグレーション・ソフトウェアの設定
3.2.10. インテル® Quartus® Primeのプログラミング手順
3.2.11. ASコンフィグレーション・スキームに向けたデバッグ・ガイドライン
3.2.12. ASにおけるQSFの割り当て
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1.2. インテル® Stratix® 10のコンフィグレーション・アーキテクチャー
セキュア・デバイス・マネージャー (SDM) は3重冗長プロセッサー・ベースのモジュールであり、 インテル® Stratix® 10デバイスのコンフィグレーションとセキュリティー機能を管理します。SDMは、すべての インテル® Stratix® 10 FPGAおよびSoCデバイスで利用可能です。
次のブロック図は、以下のブロックを含む インテル® Stratix® 10コンフィグレーション・アーキテクチャーの概要を表しています。
- SDM: SDMについての詳細は、以降の章で説明します。
- コンフィグレーション・ネットワーク: SDMは、この専用のパラレル・コンフィグレーション・ネットワークを使用して、コンフィグレーション・ビットストリームをローカル・セクター・マネージャー (LSM) に配信します。このネットワークにアクセスすることはできません。
- LSM: LSMはマイクロプロセッサーです。各コンフィグレーション・セクターに1つのLSMが含まれています。LSMはコンフィグレーション・ビットストリームを解析し、そのセクターのロジックエレメントをコンフィグレーションします。コンフィグレーション後、LSMは次の動作を実行します。
- セクターレベルでシングル・イベント・アップセット (SEU) をモニターします
- シングル・イベント・アップセット (SEU) への応答を処理します
- リアルタイムでハッシュまたは整合性のチェックを実行します
- 以下は、 インテル® Stratix® 10バリアントに向けた特定のブロックです。
- SXデバイスには、FPGAロジックに加えてハード・プロセッサー・システム (HPS) が含まれています。
- MXデバイスには、FPGAロジックに加えて高帯域幅メモリー (HBM2) が含まれています。
-
GXデバイスには、FPGAロジックに加えてLタイルおよびHタイル・トランシーバーが含まれています。
-
TXデバイスには、FPGAロジックに加えてEタイルおよびHタイル・トランシーバーが含まれています。
図 2. インテル® Stratix® 10のコンフィグレーション・アーキテクチャーのブロック図