インテル® Stratix® 10コンフィグレーション・ユーザーガイド

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ID 683762
日付 12/16/2019
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ドキュメント目次
ドキュメント目次 x
1. インテル® Stratix® 10コンフィグレーション・ユーザーガイド 2. インテル® Stratix® 10のコンフィグレーションについての詳細 3. インテル® Stratix® 10のコンフィグレーション・スキーム 4. デザインでのリセット・リリース・インテルFPGA IPの使用 5. リモート・システム・アップデート (RSU) 6. インテル® Stratix® 10のコンフィグレーション機能 7. インテル® Stratix® 10のデバッグガイド 8. インテル® Stratix® 10コンフィグレーション・ユーザーガイド・アーカイブ 9. インテル® Stratix® 10コンフィグレーション・ユーザーガイド改訂履歴
1. インテル® Stratix® 10コンフィグレーション・ユーザーガイド x
1.1. インテル® Stratix® 10デバイスのコンフィグレーションについて 1.2. インテル® Stratix® 10のコンフィグレーション・アーキテクチャー
1.1. インテル® Stratix® 10デバイスのコンフィグレーションについて x
1.1.1. コンフィグレーションおよびコンフィグレーションに関連する信号 1.1.2. インテル® Stratix® 10デバイスのコンフィグレーションをサポートするインテル・ダウンロード・ケーブル
1.2. インテル® Stratix® 10のコンフィグレーション・アーキテクチャー x
1.2.1. セキュア・デバイス・マネージャー (SDM)
1.2.1. セキュア・デバイス・マネージャー (SDM) x
1.2.1.1. SDMファームウェアの更新 1.2.1.2. インテル® Stratix® 10 SoCデバイスのブート順序の指定
2. インテル® Stratix® 10のコンフィグレーションについての詳細 x
2.1. インテル® Stratix® 10コンフィグレーションのタイミング図 2.2. コンフィグレーション・フローのダイアグラム図 2.3. HPS、 PCIe* 、eSRAM、HBM2の追加クロック要件 2.4. インテル® Stratix® 10のコンフィグレーション・ピン 2.5. コンフィグレーション・クロック
2.4. インテル® Stratix® 10のコンフィグレーション・ピン x
2.4.1. SDMピンのマッピング 2.4.2. MSELの設定 2.4.3. オプションのコンフィグレーション信号に向けたデバイス・コンフィグレーション・ピン
2.4.3. オプションのコンフィグレーション信号に向けたデバイス・コンフィグレーション・ピン x
2.4.3.1. オプションのコンフィグレーション・ピンの指定 2.4.3.2. 兼用ピンのイネーブル 2.4.3.3. コンフィグレーション・ピンのI/O Standard、ドライブ強度、およびIBISモデル 2.4.3.4. 電源管理およびSmartVIDに向けたSDM I/Oピン 2.4.3.5. パーシャル・リコンフィグレーション (PR) に向けたピンの指定
2.5. コンフィグレーション・クロック x
2.5.1. コンフィグレーション・クロック・ソースの設定 2.5.2. OSC_CLK_1クロック入力
3. インテル® Stratix® 10のコンフィグレーション・スキーム x
3.1. Avalon–STコンフィグレーション 3.2. ASコンフィグレーション 3.3. SD/MMCのコンフィグレーション 3.4. JTAGコンフィグレーション
3.1. Avalon–STコンフィグレーション x
3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルの種類 3.1.2. Avalon-STデバイス・コンフィグレーションの有効化 3.1.3. AVST_READY信号 3.1.4. RBFコンフィグレーション・ファイルの形式 3.1.5. Avalon-STシングルデバイス・コンフィグレーション 3.1.6. Avalon® -STコンフィグレーション・スキームに向けたデバッグ・ガイドライン 3.1.7. Avalon-ST x8におけるQSFの割り当て 3.1.8. Avalon-ST x16におけるQSFの割り当て 3.1.9. Avalon-ST x32におけるQSFの割り当て 3.1.10. Avalon® -STコンフィグレーション・スキームで使用するIP: インテルFPGAパラレル・フラッシュ・ローダー II IPコア
3.1.10. Avalon® -STコンフィグレーション・スキームで使用するIP: インテルFPGAパラレル・フラッシュ・ローダー II IPコア x
3.1.10.1. 機能の説明 3.1.10.2. PFL II IPコアの使用 3.1.10.3. PFL IIのパラメーター 3.1.10.4. PFL II信号
3.1.10.1. 機能の説明 x
3.1.10.1.1. CFIフラッシュに向けた.pofの生成とプログラミング 3.1.10.1.2. PFL II IPコアを使用したAvalon-STコンフィグレーションの制御 3.1.10.1.3. PFL II IPコアとフラッシュアドレスのマッピング 3.1.10.1.4. フラッシュ.pofへの複数ページの実装 3.1.10.1.5. オプション・ビットの格納 3.1.10.1.6. オプションビットの開始アドレスと終了アドレスの確認 3.1.10.1.7. CFIフラッシュ・メモリー・デバイスにおけるページモードとオプションビットの実装
3.1.10.2. PFL II IPコアの使用 x
3.1.10.2.1. .sofファイルから.pofファイルへの変換 3.1.10.2.2. 個別のPFL II機能の作成 3.1.10.2.3. CPLDとフラッシュ・メモリー・デバイスを連続してプログラミング 3.1.10.2.4. CPLDとフラッシュ・メモリー・デバイスを個別にプログラミング 3.1.10.2.5. 新しいCFIフラッシュ・メモリー・デバイスの定義
3.2. ASコンフィグレーション x
3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルの種類 3.2.2. ASシングルデバイスのコンフィグレーション 3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS 3.2.4. ASコンフィグレーションのタイミング・パラメーター 3.2.5. 外部AS_DATAピンで許容される最大スキュー遅延に関するガイドライン 3.2.6. シリアル・フラッシュ・デバイスのプログラミング 3.2.7. シリアル・フラッシュ・メモリーのレイアウト 3.2.8. AS_CLK 3.2.9. アクティブ・シリアル・コンフィグレーション・ソフトウェアの設定 3.2.10. インテル® Quartus® Primeのプログラミング手順 3.2.11. ASコンフィグレーション・スキームに向けたデバッグ・ガイドライン 3.2.12. ASにおけるQSFの割り当て
3.2.6. シリアル・フラッシュ・デバイスのプログラミング x
3.2.6.1. ASインターフェイスを使用するシリアル・フラッシュ・デバイスのプログラミング 3.2.6.2. JTAGインターフェイスを使用するシリアル・フラッシュ・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリーのレイアウト x
3.2.7.1. クワッドSPIフラッシュのバイトアドレス指定について
3.2.10. インテル® Quartus® Primeのプログラミング手順 x
3.2.10.1. Programming File Generatorを使用するプログラミング・ファイルの生成 3.2.10.2. シリアル・フラッシュ・デバイスへの.pofファイルのプログラミング 3.2.10.3. シリアル・フラッシュ・デバイスへの.jicファイルのプログラミング
3.3. SD/MMCのコンフィグレーション x
3.3.1. SD/MMCシングルデバイスのコンフィグレーション
3.4. JTAGコンフィグレーション x
3.4.1. JTAGコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ 3.4.2. JTAGデバイスのコンフィグレーション 3.4.3. JTAGマルチデバイス・コンフィグレーション 3.4.4. JTAGコンフィグレーション・スキームにおけるデバッグ・ガイドライン
3.4.2. JTAGデバイスのコンフィグレーション x
3.4.2.1. ダウンロード・ケーブル接続を使用したJTAGシングルデバイスのコンフィグレーション 3.4.2.2. マイクロプロセッサーを使用したJTAGシングルデバイスのコンフィグレーション
3.4.3. JTAGマルチデバイス・コンフィグレーション x
3.4.3.1. ダウンロード・ケーブルを使用したJTAGマルチデバイスのコンフィグレーション
4. デザインでのリセット・リリース・インテルFPGA IPの使用 x
4.1. リセットリリースIPの要件について 4.2. SDM_IOピンへのINIT_DONEの割り当て 4.3. デザインでのリセットリリースIPのインスタンス化 4.4. PLLリセット信号のゲーティング 4.5. パーシャル・リコンフィグレーション (PR) 使用時のガイダンス 4.6. デバイス・コンフィグレーションについての詳細説明
4.6. デバイス・コンフィグレーションについての詳細説明 x
4.6.1. デバイスの初期化 4.6.2. 電源投入時におけるレジスター初期化の回避 4.6.3. エンベデッド・メモリー・ブロックの初期条件 4.6.4. ステートマシン・ロジックの保護
5. リモート・システム・アップデート (RSU) x
5.1. リモート・システム・アップデート機能の説明 5.2. HPS以外でのリモート・システム・アップデート機能の実行に向けたガイドライン 5.3. コマンドおよび応答 5.4. クワッドSPIフラッシュのレイアウト 5.5. Programming File Generatorを使用するリモート・システム・アップデート・イメージ・ファイルの生成 5.6. FPGAコアからのリモート・システム・アップデート例
5.1. リモート・システム・アップデート機能の説明 x
5.1.1. RSUの用語集 5.1.2. ASコンフィグレーションを使用するリモート・システム・アップデート 5.1.3. リモート・システム・アップデートのコンフィグレーション・イメージ 5.1.4. リモート・システム・アップデートのコンフィグレーション・シーケンス 5.1.5. 破損したイメージからのRSU回復 5.1.6. ファクトリー・アップデート・イメージでの更新
5.3. コマンドおよび応答 x
5.3.1. 操作コマンド 5.3.2. エラーコードの応答
5.4. クワッドSPIフラッシュのレイアウト x
5.4.1. ハイレベルのフラッシュレイアウト 5.4.2. クワッドSPIフラッシュレイアウトの詳細
5.4.1. ハイレベルのフラッシュレイアウト x
5.4.1.1. 標準 (RSU以外) のフラッシュレイアウト 5.4.1.2. RSUフラッシュレイアウト – SDMの視点から 5.4.1.3. RSUフラッシュレイアウト – ご自身の視点から
5.4.2. クワッドSPIフラッシュレイアウトの詳細 x
5.4.2.1. RSUサブ・パーティションのレイアウト 5.4.2.2. サブ・パーティション表のレイアウト 5.4.2.3. コンフィグレーション・ポインター・ブロックのレイアウト 5.4.2.4. アプリケーション・イメージ・リストの変更 5.4.2.5. アプリケーション・イメージのレイアウト
5.5. Programming File Generatorを使用するリモート・システム・アップデート・イメージ・ファイルの生成 x
5.5.1. 初期のRSUイメージの生成 5.5.2. アプリケーション・イメージの生成 5.5.3. ファクトリー・アップデート・イメージの生成 5.5.4. クワッドSPI操作を実行するコマンドシーケンス
5.6. FPGAコアからのリモート・システム・アップデート例 x
5.6.1. 前提条件 5.6.2. ファクトリー・イメージおよび1つのアプリケーション・イメージのビットストリームを含む初期フラッシュイメージの作成 5.6.3. 初期リモート・システム・アップデート・イメージでのフラッシュメモリーのプログラミング 5.6.4. アプリケーション・イメージまたはファクトリー・イメージでのデバイスのリコンフィグレーション 5.6.5. アプリケーション・イメージの追加 5.6.6. アプリケーション・イメージの削除
6. インテル® Stratix® 10のコンフィグレーション機能 x
6.1. デバイス・セキュリティー 6.2. プロトコル経由コンフィグレーション (CvP) 6.3. パーシャル・リコンフィグレーション
7. インテル® Stratix® 10のデバッグガイド x
7.1. コンフィグレーション・デバッグ・チェックリスト 7.2. インテル® Stratix® 10コンフィグレーション・アーキテクチャーの概要 7.3. SDMデバッグ・ツールキットの概要 7.4. 前世代のデバイスファミリーのコンフィグレーション・ピンとの相違点 7.5. コンフィグレーション・ファイル形式の相違点 7.6. SEUについて 7.7. 一意の64ビットのチップIDの読み取り 7.8. Eタイル・トランシーバーでのコンフィグレーション失敗の可能性 7.9. コンフィグレーション・ピンの動作の理解およびトラブルシューティング
7.3. SDMデバッグ・ツールキットの概要 x
7.3.1. SDMデバッグ・ツールキットの使用
7.9. コンフィグレーション・ピンの動作の理解およびトラブルシューティング x
7.9.1. nCONFIG 7.9.2. nSTATUS 7.9.3. CONF_DONEとINIT_DONE 7.9.4. SDM_IOピン
1. インテル® Stratix® 10コンフィグレーション・ユーザーガイド
2. インテル® Stratix® 10のコンフィグレーションについての詳細
3. インテル® Stratix® 10のコンフィグレーション・スキーム
4. デザインでのリセット・リリース・インテルFPGA IPの使用
5. リモート・システム・アップデート (RSU)
6. インテル® Stratix® 10のコンフィグレーション機能
7. インテル® Stratix® 10のデバッグガイド
8. インテル® Stratix® 10コンフィグレーション・ユーザーガイド・アーカイブ
9. インテル® Stratix® 10コンフィグレーション・ユーザーガイド改訂履歴

3.1.10.3. PFL IIのパラメーター

表 18.  PFL II Generalパラメーター
オプション 値 説明
What operating mode will be used?
  • Flash Programming
  • FPGA Configuration
  • Flash Programming and FPGA Configuration
フラッシュ・プログラミングおよびFPGAコンフィグレーションをひとつのIPコアで制御するのか、またはこれらの機能を個々のブロックと機能で個別に制御するのかの動作モードを指定します。
What is the targeted flash?
  • CFI Parallel Flash
  • Quad SPI Flash
PFL II IPコアに接続するフラッシュ・メモリー・デバイスを指定します。
Set flash bus pins to tri-state when not in use
  • On
  • Off
PFL II IPコアがフラッシュメモリーへのアクセスを必要としない場合、PFL II IPコアがフラッシュ・メモリー・デバイスとインターフェイスするすべてのピンをトライステートにすることを可能にします。
表 19.  PFL II Flash Interface Settingパラメーター
オプション 値 説明
How many flash devices will be used?
  • 1–16
PFL II IPコアに接続するフラッシュ・メモリー・デバイスの数を指定します。
What's the largest flash device that will be used?
  • 8 Mbit–4 Gbit

FPGAコンフィグレーションにプログラミングまたは使用されるフラッシュ・メモリー・デバイスの集積度を指定します。PFL II IPコアに複数のフラッシュ・メモリー・デバイスが接続されている場合は、最大のフラッシュ・メモリー・デバイスの集積度を指定します。

デュアルCFIフラッシュの場合、2つのフラッシュメモリーの集積度の合計に相当する集積度を選択します。例えば512 MbのCFIフラッシュを2つ使用する場合、CFI 1 Gbitを選択する必要があります。

What is the flash interface data width
  • 8
  • 16
  • 32

フラッシュデータ幅をビット単位で指定します。フラッシュデータ幅は、使用するフラッシュ・メモリー・デバイスによって異なります。複数のフラッシュ・メモリー・デバイスをサポートするには、データ幅は接続されているすべてのフラッシュ・メモリー・デバイスで同一である必要があります。

2つのフラッシュメモリーのデータ幅の合計に相当するフラッシュデータ幅を選択します。例えばデュアル・ソリューションをターゲットにしている場合、各CFIフラッシュのデータ幅は16ビットであるため、32 bitsを選択する必要があります。

Allow user to control FLASH_NRESET pin
  • On
  • Off

PFL II IPコアにFLASH_NRESETピンを作成し、フラッシュ・メモリー・デバイスのリセットピンに接続します。Low信号はフラッシュ・メモリー・デバイスをリセットします。バーストモードでは、このピンはデフォルトで使用可能です。

Cypress GLフラッシュメモリーを使用する場合、このピンはフラッシュメモリーのRESETピンに接続します。

表 20.  PFL II Flash Programmingパラメーター
オプション 値 説明
Flash programming IP optimization target
  • Area
  • Speed
フラッシュ・プログラミングIPの最適化を指定します。PFL II IPコアをSpeedに対して最適化する場合、フラッシュのプログラミング時間は短縮されますが、IPコアはより多くのLEを使用します。PFL II IPコアをAreaに対して最適化する場合、IPコアのLEの使用量は少なくなりますが、フラッシュのプログラミング時間は長くなります。
Flash programming IP FIFO size
  • 16
  • 32
フラッシュ・プログラミングIPの最適化にSpeedを選択した場合に、FIFOサイズを指定します。PFL II IPコアはLEをより多く使用し、フラッシュ・プログラミング時にデータをプログラミングするための一時的なストレージとしてFIFOを実装します。FIFOサイズが大きいほど、プログラミング時間は短くなります。
Add Block-CRC verification acceleration support
  • On
  • Off
検証を高速化するためのブロックを追加します。
表 21.  PFL II FPGA Configurationパラメーター
オプション 値 説明
What is the external clock frequency? 外部クロックの周波数を提供します。 FPGAをコンフィグレーションするIPコアにユーザーが提供するクロック周波数を指定します。このクロック周波数は、FPGAがコンフィグレーションに使用できるクロック (AVST_CLK) の最大周波数の2倍を超えてはいけません。PFL II IPコアは、入力クロックの周波数を最大2で分周できます。
What is the flash access time? フラッシュのデータシートに記載されているアクセス時間を提供します。

フラッシュアクセス時間を指定します。この情報は、フラッシュのデータシートから入手できます。インテルでは、フラッシュアクセス時間に必要とされている以上の時間を指定することを推奨しています。

CFIパラレルフラッシュの場合、単位はnsです。NANDフラッシュの場合、単位はμsです。NANDフラッシュはバイトではなくページを使用しているため、より長いアクセス時間が必要になります。このオプションは、クワッドSPIフラッシュでは無効になっています。
What is the byte address of the option bits, in hex? オプションビットのバイトアドレスを提供します。

フラッシュメモリー内のオプションビット開始アドレスを指定します。開始アドレスは8 KBの境界上に位置している必要があります。このアドレスは、.sofを.pofに変換する際に指定するビット・セクター・アドレスと同じである必要があります。

詳細は、オプションビットの格納を参照してください。

Which FPGA configuration scheme will be used?
  • Avalon® -ST x8
  • Avalon® -ST x16
  • Avalon® -ST x32
Avalon® -STインターフェイスの幅を指定します。
What should occur on configuration failure?
  • Halt
  • Retry same page
  • Retry from fixed address
コンフィグレーションが成功しなかった場合のコンフィグレーション動作を指定します。
  • Haltを選択すると、FPGAコンフィグレーションはエラー後に完全に停止します。
  • Retry same pageを選択すると、PFL II IPコアはエラー後に、エラーになったページのデータでFPGAを再度コンフィグレーションします。
  • Retry from fixed addressを選択すると、PFL II IPコアはFPGAを固定アドレスで再度コンフィグレーションします。
What is the byte address to retry from failure — Retry from fixed addressをコンフィグレーションが成功しなかった際のオプションに選択する場合、このオプションは、PFL II IPコアが読み出すフラッシュアドレスを指定します。
Include input to force reconfiguration
  • On
  • Off
オプションのpfl_nreconfigureリコンフィグレーション入力ピンを含め、FPGAのリコンフィグレーションを有効にします。
Enable watchdog timer on Remote System Update support
  • On
  • Off
リモート・システム・アップデート・サポートに向けてウォッチドッグ・タイマーを有効にします。このオプションをオンにすると、pfl_reset_watchdog入力ピンとpfl_watchdog_error出力ピンが有効になります。このオプションはまた、ウォッチドッグ・タイマーがタイムアウトするまでの期間を指定します。このウォッチドッグ・タイマーは、pfl_clk frequencyで動作します。
Time period before the watchdog timer times out — ウォッチドッグ・タイマーのタイムアウト期間を指定します。デフォルトのタイムアウト期間は100 msです。
Use advance read mode?
  • Normal mode
  • Intel Burst mode
  • 16 byte page mode (GL only)
  • 32 byte page mode (MT23EW)
  • Micron Burst Mode (M58BW)
このオプションは、FPGAコンフィグレーション中の読み出しプロセスの全体的なフラッシュアクセス時間を改善します。
  • Normal mode—すべてのフラッシュメモリーに適用可能です。
  • Intel Burst mode—バーストをサポートするデバイスに適用可能です。シーケンシャルな読み出しのアクセス時間を短縮します。
  • 16 byte page mode (GL only)—Cypress GLフラッシュメモリーのみに適用可能です。
  • 32 byte page mode (MT23EW)—MT23EWのみに適用可能です。
  • Micron Burst Mode (M58BW)—Micron M58BWフラッシュメモリーのみに適用可能です。
フラッシュ・メモリー・デバイスの読み出しアクセスモードに関しては、それぞれのフラッシュ・メモリー・デバイスのデータシートを参照してください。
Latency count
  • 3
  • 4
  • 5
Intel Burst modeのレイテンシー・カウントを指定します。
レベル 2 の表題