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1. インテル® Stratix® 10コンフィグレーション・ユーザーガイド
2. インテル® Stratix® 10のコンフィグレーションについての詳細
3. インテル® Stratix® 10のコンフィグレーション・スキーム
4. デザインでのリセット・リリース・インテルFPGA IPの使用
5. リモート・システム・アップデート (RSU)
6. インテル® Stratix® 10のコンフィグレーション機能
7. インテル® Stratix® 10のデバッグガイド
8. インテル® Stratix® 10コンフィグレーション・ユーザーガイド・アーカイブ
9. インテル® Stratix® 10コンフィグレーション・ユーザーガイド改訂履歴
3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルの種類
3.1.2. Avalon-STデバイス・コンフィグレーションの有効化
3.1.3. AVST_READY信号
3.1.4. RBFコンフィグレーション・ファイルの形式
3.1.5. Avalon-STシングルデバイス・コンフィグレーション
3.1.6. Avalon® -STコンフィグレーション・スキームに向けたデバッグ・ガイドライン
3.1.7. Avalon-ST x8におけるQSFの割り当て
3.1.8. Avalon-ST x16におけるQSFの割り当て
3.1.9. Avalon-ST x32におけるQSFの割り当て
3.1.10. Avalon® -STコンフィグレーション・スキームで使用するIP: インテルFPGAパラレル・フラッシュ・ローダー II IPコア
3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルの種類
3.2.2. ASシングルデバイスのコンフィグレーション
3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS
3.2.4. ASコンフィグレーションのタイミング・パラメーター
3.2.5. 外部AS_DATAピンで許容される最大スキュー遅延に関するガイドライン
3.2.6. シリアル・フラッシュ・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリーのレイアウト
3.2.8. AS_CLK
3.2.9. アクティブ・シリアル・コンフィグレーション・ソフトウェアの設定
3.2.10. インテル® Quartus® Primeのプログラミング手順
3.2.11. ASコンフィグレーション・スキームに向けたデバッグ・ガイドライン
3.2.12. ASにおけるQSFの割り当て
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3.1.10.1.3. PFL II IPコアとフラッシュアドレスのマッピング
PFL II IPコアとフラッシュ・メモリー・デバイス間のアドレス接続は、フラッシュ・メモリー・デバイスの製造元およびデータバス幅によって異なります。
図 20. 8ビット・モードのフラッシュメモリーPFL II IPコアとフラッシュ・メモリー・デバイス間のアドレス接続は同じです。
図 21. 16ビット・モードのフラッシュメモリー16ビットのフラッシュメモリーのフラッシュ・メモリー・アドレスは、PFL II IPコアのフラッシュアドレスと比較して1ビットシフトダウンします。フラッシュメモリーのフラッシュアドレスは、ビット0ではなくビット1から始まります。
図 22. 8ビット・モードにおけるCypressおよびMicron M28、M29フラッシュメモリーCypressの8ビットフラッシュにおけるフラッシュ・メモリー・アドレスは、1ビットシフトアップします。PFL II IPコアのアドレスビット0は、フラッシュメモリーのデータピンD15に接続します。
図 23. 16ビット・モードにおけるCypressおよびMicron M28、M29フラッシュメモリーPFL II IPコアとフラッシュ・メモリー・デバイス間のアドレスビット番号は同じです。