インテルのみ表示可能 — GUID: sam1412835896619
Ixiasoft
3.1. ガイドライン : VREFソースとVREFピン
3.2. ガイドライン : 3.0 Vインターフェイスでのデバイスの絶対最大定格の観察
3.3. ガイドライン:電圧リファレンス形式および非電圧リファレンス形式のI/O規格
3.4. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
3.5. ガイドライン : 最大 DC 電流制限
3.6. ガイドライン: 3つのVI/Oバンクすべてに1つの電圧のみを使用
3.7. ガイドライン: インテル® Stratix® 10 TX 400のI/O規格の制限
3.8. ガイドライン: Intel® Stratix® 10 GX 400そしてSX 400のI/O規格の制限
インテルのみ表示可能 — GUID: sam1412835896619
Ixiasoft
4.3.1. タイミング・コンポーネント
GPIO IPコアのタイミングコンポーネントは、3つのパスで構成されています。
- I/O インターフェイス・パス:FPGA から外部の受信デバイスへ、また外部の送信デバイスからFPGA へのパスです。
- データとクロックのコア・インターフェイス・パス:I/O からコアへ、またコアからI/O へのパスです。
- 転送パス:ハーフレートDDIO からフルレートDDIO へ、またフルレートDDIO からハーフレートDDIO へのパスです。
注: TimeQuestタイミング・アナライザは、ブラック・ボックスとしてDDIO_INとDDIO_OUTブロック内でパスを扱います。
図 30. 入力パスのタイミング・コンポーネント
図 31. 出力パスのタイミング・コンポーネント
図 32. 出力イネーブルパスのタイミング・コンポーネント