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3.1. ガイドライン : VREFソースとVREFピン
3.2. ガイドライン : 3.0 Vインターフェイスでのデバイスの絶対最大定格の観察
3.3. ガイドライン:電圧リファレンス形式および非電圧リファレンス形式のI/O規格
3.4. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
3.5. ガイドライン : 最大 DC 電流制限
3.6. ガイドライン: 3つのVI/Oバンクすべてに1つの電圧のみを使用
3.7. ガイドライン: インテル® Stratix® 10 TX 400のI/O規格の制限
3.8. ガイドライン: Intel® Stratix® 10 GX 400そしてSX 400のI/O規格の制限
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4.3.3. タイミング解析
インテル® Quartus® Primeソフトウェアは自動的にGPIO IPコアのSDCタイミング制約を生成しません。タイミング制約は手動で入力する必要があります。
タイミングのガイドラインと例に従って、タイミング・アナライザー はI/Oタイミングを正しく分析します。
- 適切にI/O インターフェイス・パスのタイミング解析を実行するには、.sdc ファイルでシステム・クロックピンに対するデータピンのシステムレベルの制約を指定します。
- 適切にコア・インターフェイス・パスのタイミング解析を実行するには、以下のクロック設定を.sdc ファイルで定義します。
- コアレジスターへのクロック
- Simple Register モードとDDIO モード用のI/O レジスターへのクロック