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3.1. ガイドライン : VREFソースとVREFピン
3.2. ガイドライン : 3.0 Vインターフェイスでのデバイスの絶対最大定格の観察
3.3. ガイドライン:電圧リファレンス形式および非電圧リファレンス形式のI/O規格
3.4. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
3.5. ガイドライン : 最大 DC 電流制限
3.6. ガイドライン: 3つのVI/Oバンクすべてに1つの電圧のみを使用
3.7. ガイドライン: インテル® Stratix® 10 TX 400のI/O規格の制限
3.8. ガイドライン: Intel® Stratix® 10 GX 400そしてSX 400のI/O規格の制限
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2.4.3. Intel® Stratix® 10 デバイスにおけるキャリブレーションありのRT OCT
Intel® Stratix® 10 デバイスは、3 V I/Oバンクを除くすべてのLVDS I/OバンクでキャリブレーションありのRT OCTをサポートします。キャリブレーションありの RT OCTは入力ピンと双方向ピンのコンフィギュレーションにのみ使用可能です。出力ピンのコンフィギュレーションはキャリブレーションありのRT OCTをサポートしません。RT OCTを使用する場合、バンクのVCCIOはRT OCTをイネーブルするピンのI/O基準に一致している必要があります。
I/O規格 | キャリブレーションされたOCT(入力) | |
---|---|---|
RT (Ω) | RZQ (Ω) | |
SSTL-18 Class I | 50 | 100 |
SSTL-18 Class II | 50 | 100 |
SSTL-15 Class I | 50 | 100 |
SSTL-15 Class II | 50 | 100 |
SSTL-15 | 48、60,120 | 240 |
SSTL-135 | 48、60、120 | 240 |
SSTL-125 | 48、60、120 | 240 |
SSTL-12 | 60、120 | 240 |
POD12 | 34、40、48、60、80、120、240 | 240 |
1.8 V HSTL Class I | 50 | 100 |
1.8 V HSTL Class II | 50 | 100 |
1.5 V HSTL Class I | 50 | 100 |
1.5 V HSTL Class II | 50 | 100 |
1.2 V HSTL Class I | 50 | 100 |
1.2 V HSTL Class II | 50 | 100 |
差動 SSTL-18 class I | 50 | 100 |
差動HSTL-18 Class II | 50 | 100 |
差動 SSTL-15 Class I | 50 | 100 |
差動HSTL-15 Class II | 50 | 100 |
差動SSTL-15 | 48、60,120 | 240 |
差動SSTL-135 | 48、60、120 | 240 |
差動SSTL-125 | 48、60、120 | 240 |
差動SSTL-12 | 60、120 | 240 |
差動POD12 | 34、40、48、60、80、120、240 | 240 |
差動1.8 V HSTL Class I | 50 | 100 |
差動1.8 V HSTL Class II | 50 | 100 |
差動1.5 V HSTL Class I | 50 | 100 |
差動1.5 V HSTL Class II | 50 | 100 |
差動1.2 V HSTL Class I | 50 | 100 |
差動1.2 V HSTL Class II | 50 | 100 |
RT OCTキャリブレーション回路は、I/Oバッファーのインピーダンスの合計とRZQピンに接続される外部抵抗を比較します。また、回路はI/Oバッファーのインピーダンスの合計が外部抵抗に一致するまでトランジスタをダイナミックにイネーブルまたはディセーブルします。
キャリブレーションは、デバイス・コンフィギュレーションの最後に実行されます。キャリブレーション回路が正しいインピーダンスを見つけると、回路はパワーダウンし、ドライバの特性の変更を停止します。
図 12. キャリブレーションありのRT OCT