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3.1. ガイドライン : VREFソースとVREFピン
3.2. ガイドライン : 3.0 Vインターフェイスでのデバイスの絶対最大定格の観察
3.3. ガイドライン:電圧リファレンス形式および非電圧リファレンス形式のI/O規格
3.4. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
3.5. ガイドライン : 最大 DC 電流制限
3.6. ガイドライン: 3つのVI/Oバンクすべてに1つの電圧のみを使用
3.7. ガイドライン: インテル® Stratix® 10 TX 400のI/O規格の制限
3.8. ガイドライン: Intel® Stratix® 10 GX 400そしてSX 400のI/O規格の制限
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2.4.2. Intel® Stratix® 10 デバイスにおけるキャリブレーションありのRS OCT
Intel® Stratix® 10 デバイスは、すべてのLVDS I/O バンクでキャリブレーションありのRS OCTをサポートします。
I/O 規格 | キャリブレーションされたOCT(出力) | |
---|---|---|
RS (Ω) | RZQ (Ω) | |
1.8 V LVCMOS | 25、50 | 100 |
1.5 V LVCMOS | 25、50 | 100 |
1.2 V LVCMOS | 25、50 | 100 |
SSTL-18 Class I | 50 | 100 |
SSTL-18 Class II | 25 | 100 |
SSTL-15 Class I | 50 | 100 |
SSTL-15 Class II | 25 | 100 |
SSTL-15 | 34、40 | 240 |
SSTL-135 | 34、40 | 240 |
SSTL-125 | 34、40 | 240 |
SSTL-12 | 34, 40, 60, 120, 240 | 240 |
POD12 | 34, 40, 48, 60 | 240 |
1.8 V HSTL Class I | 50 | 100 |
1.8 V HSTL Class II | 25 | 100 |
1.5 V HSTL Class I | 50 | 100 |
1.5 V HSTL Class II | 25 | 100 |
1.2 V HSTL Class I | 50 | 100 |
1.2 V HSTL Class II | 25 | 100 |
HRR-12 | 34, 40, 48, 60, 80 | 240 |
差動 SSTL-18 class I | 50 | 100 |
差動HSTL-18 Class II | 25 | 100 |
差動 SSTL-15 Class I | 50 | 100 |
差動HSTL-15 Class II | 25 | 100 |
差動SSTL-15 | 34、40 | 240 |
差動SSTL-135 | 34、40 | 240 |
差動 SSTL-15 Class I | 50 | 100 |
差動HSTL-15 Class II | 25 | 100 |
差動SSTL-125 | 34、40 | 240 |
差動SSTL-12 | 34, 40, 60, 120, 240 | 240 |
差動POD12 | 34, 40, 48, 60 | 240 |
差動1.8 V HSTL Class I | 50 | 100 |
差動1.8 V HSTL Class II | 25 | 100 |
差動1.5 V HSTL Class I | 50 | 100 |
差動1.5 V HSTL Class II | 25 | 100 |
差動1.2 V HSTL Class I | 50 | 100 |
差動1.2 V HSTL Class II | 25 | 100 |
差動HSUL-12 | 34, 40, 48, 60, 80 | 240 |
RS OCTキャリブレーション回路は、I/Oバッファーのインピーダンスの合計とRZQピンに接続される外部リファレンスの抵抗を比較し、それらが一致するまでトランジスターをダイナミックにイネーブルまたはディスエーブルします。
キャリブレーションは、デバイス・コンフィグレーションの最後に実行されます。キャリブレーション回路が正しいインピーダンスを見つけると、回路はパワーダウンし、ドライバーの特性の変更を停止します。
図 11. キャリブレーションありのRS OCT次の図は、出力トランジスタの固有インピーダンスとしてのRSを表しています。