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3.1. ガイドライン : VREFソースとVREFピン
3.2. ガイドライン : 3.0 Vインターフェイスでのデバイスの絶対最大定格の観察
3.3. ガイドライン:電圧リファレンス形式および非電圧リファレンス形式のI/O規格
3.4. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
3.5. ガイドライン : 最大 DC 電流制限
3.6. ガイドライン: 3つのVI/Oバンクすべてに1つの電圧のみを使用
3.7. ガイドライン: インテル® Stratix® 10 TX 400のI/O規格の制限
3.8. ガイドライン: Intel® Stratix® 10 GX 400そしてSX 400のI/O規格の制限
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4.1. GPIO インテル® FPGA IP
GPIO IPコアは、 Intel® Stratix® 10デバイスファミリーのGPIOコンポーネントと機能をサポートします。GPIO IPコアを設定するには インテル® Quartus® Primeパラメーター・エディターを使用することができます。
GPIO IP コアのコンポーネント:
- ダブル・データ・レート入力/出力(DDIO)—通信チャネルのデータ・レートを倍にするデジタル・コンポーネントです。
- 特定の遅延を実行し、I/Oタイミング・クロージャーを支援するために、遅延チェーンをコンフィグレーションします。
- I/Oバッファー — パッドをFPGAに接続する
注: 3つのVI/Oバンク インテル® Stratix® 10デバイスは、GPIO IPコアのDDIO機能をサポートしていません。3.0 V LVCMOSなどの3つのVI/OバンクでのみサポートされているI/O規格を使用する場合、DDIOをバイパスしてください。 DDIO機能のバイパスへのGPIOのIPコアRegister modeをnoneに設定します 。