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3.1. ガイドライン : VREFソースとVREFピン
3.2. ガイドライン : 3.0 Vインターフェイスでのデバイスの絶対最大定格の観察
3.3. ガイドライン:電圧リファレンス形式および非電圧リファレンス形式のI/O規格
3.4. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
3.5. ガイドライン : 最大 DC 電流制限
3.6. ガイドライン: 3つのVI/Oバンクすべてに1つの電圧のみを使用
3.7. ガイドライン: インテル® Stratix® 10 TX 400のI/O規格の制限
3.8. ガイドライン: Intel® Stratix® 10 GX 400そしてSX 400のI/O規格の制限
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1.2. Intel® Stratix® 10 I/Oバーティカル・マイグレーション・サポート
- 矢印はADC マイグレーション・パスを示しています。各バーティカル・マイグレーション・パスに含まれるデバイスを色付きで示しています。
- ラインが2つの異なる列を接続する場合、製品ラインの異なるパッケージ間で移行できます。ただし、製品ラインの注文部品番号が異なると、LE数、トランシーバー数、またはHBM機能が異なる場合があります。
- 同じマイグレーション・パス内の製品ライン間で完全にI/O を移行するには、I/Oとトランシーバー数が最も少ない製品ラインに合わせてI/Oとトランシーバーの使用を制限します。
図 1. Intel® Stratix® 10 GXおよびSX製品ライン間の移行機能(暫定版)
図 2. Intel® Stratix® 10 TX製品ライン間の移行機能(暫定版)
図 3. Intel® Stratix® 10 MX製品ライン間の移行機能(暫定版)
図 4. Intel® Stratix® 10 DX製品ライン間の移行機能(暫定版)
注: ピン・マイグレーションの互換性を確認するには、 インテル® Quartus® Prime開発ソフトウェアのPin PlannerでPin Migration Viewウィンドウを使用します。