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3.1. ガイドライン : VREFソースとVREFピン
3.2. ガイドライン : 3.0 Vインターフェイスでのデバイスの絶対最大定格の観察
3.3. ガイドライン:電圧リファレンス形式および非電圧リファレンス形式のI/O規格
3.4. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
3.5. ガイドライン : 最大 DC 電流制限
3.6. ガイドライン: 3つのVI/Oバンクすべてに1つの電圧のみを使用
3.7. ガイドライン: インテル® Stratix® 10 TX 400のI/O規格の制限
3.8. ガイドライン: Intel® Stratix® 10 GX 400そしてSX 400のI/O規格の制限
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2.5. Intel® Stratix® 10 デバイスの外部I/O終端
I/O 規格 | 外部終端手法 |
---|---|
3.3 V LVTTL/3.3 V LVCMOS | 外部終端は必要ありません |
3.0 V LVTTL/3.0 V LVCMOS | |
2.5 V LVCMOS | |
1.8 V LVCMOS | |
1.5 V LVCMOS | |
1.2 V LVCMOS | |
SSTL-18 Class IおよびClass II | シングルエンドSSTL I/O 規格の終端 |
SSTL-15 Class IおよびClass II | |
SSTL-15 14 | 外部終端は必要ありません。 |
SSTL-13514 | |
SSTL-12514 | |
SSTL-12 | |
POD12 | シングルエンドPOD I/O 規格の終端 |
1.8 V HSTL Class IおよびClass II | シングルエンドHSTL I/O 規格の終端 |
1.5 V HSTL Class IおよびClass II | |
1.2 V HSTL Class IおよびClass II | |
HRR-12 | 外部終端は必要ありません |
差動SSTL-18 Class IおよびClass II | 差動SSTL I/O 規格の終端 |
差動SSTL-15 Class IおよびClass II | |
差動SSTL-15 14 | 外部終端は必要ありません |
差動SSTL-135 14 | |
差動SSTL-125 14 | |
差動SSTL-12 | |
差動POD12 | 差動POD I/O 規格の終端 |
差動1.8 V HSTL Class IおよびClass II | 差動HSTL I/O 規格の終端 |
差動1.5 V HSTL Class IおよびClass II | |
差動1.2 V HSTL Class IおよびClass II | |
差動HSUL-12 | 外部終端は必要ありません |
LVDS | LVDS I/O 規格の終端 |
RSDS 、 | RSDS/mini-LVDS I/O 規格の終端 |
Mini-LVDS | |
LVPECL | 差動LVPECL I/O 規格の終端 |
14 Intelは、これらのI/O規格でOCTを使用してボード・スペースとコストを節約することを推奨しています。 OCTは、使用される外部終端抵抗の数を削減します。